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講演抄録/キーワード
講演名 2008-06-27 09:40
機能等価性情報を用いたRTL-GLパスマッピングの一手法
岩田大志大竹哲史藤原秀雄奈良先端大CAS2008-21 VLD2008-34 SIP2008-55
抄録 (和) 論理合成やテストの際,回路のフォールスパスの情報を用いることで論理合成時間の短縮,回路面積の削減,テスト生成時間の短縮,過剰テストの緩和ができるといった利点がある.ゲートレベルでのフォールスパスの探索はパス数が膨大な大規模回路に対しては困難であるため,より高位の設計情報(RTLや高位合成情報)を利用した手法が提案されている.これまでに提案されている手法では,モジュール境界保存型論理合成を用いることでRTLパスとゲートレベルパスの対応を保証しているが,本稿ではモジュールの境界を保存しない論理合成を行う場合でもRTLパスとゲートレベルパスの対応関係を得る方法を提案する.具体的には,RTLパスを構成するビットごとのRTL信号線とゲートレベルパス上の信号線との対応をとり,その情報を利用することでパスの対応をとる.さらに,提案手法の実装方法について述べ,実験結果として,対応をとることができたRTLパスの割合であるパスマッピング率と誤判定率を示す. 
(英) Information on false paths in a circuit is useful for design and test. The use of this information may contribute not only in reducing the time required for logic synthesis, the area, the test generation time and the test application time of the circuit but also in alleviating the over-testing. Since identification of false paths at gate-level is hard for large circuits with huge number of paths, several methods using high-level design information, e.g. register transfer level (RTL) structural information or high-level synthesis information, have been proposed. These methods are effective only if the correspondence between paths at RTL and those at gate-level is available. Until now, the correspondence has been established only by module interface preserving-logic synthesis. In this paper, we propose a method of mapping an RTL path to the gate-level paths without restricting the logic synthesis. The method first maps each bit slice RTL signal line of an RTL path to a gate level signal line by considering the functional equivalence of those signal lines. Then the RTL path are mapped to gate level paths using these correspondences.
キーワード (和) パスマッピング / レジスタ転送レベル / ゲートレベル / 機能等価性 / 故障診断 / / /  
(英) path mapping / register transfer level / gate-level / functional equivalence / fault diagnosis / / /  
文献情報 信学技報, vol. 108, no. 107, VLD2008-34, pp. 13-18, 2008年6月.
資料番号 VLD2008-34 
発行日 2008-06-20 (CAS, VLD, SIP) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CAS2008-21 VLD2008-34 SIP2008-55

研究会情報
研究会 VLD CAS SIP  
開催期間 2008-06-26 - 2008-06-27 
開催地(和) 北海道大学 高等教育機能開発センター 
開催地(英) Hokkaido Univ. 
テーマ(和) 信号処理、LSI、及び一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2008-06-VLD-CAS-SIP 
本文の言語 日本語 
タイトル(和) 機能等価性情報を用いたRTL-GLパスマッピングの一手法 
サブタイトル(和)  
タイトル(英) An Approach to RTL-GL Path Mapping Based on Functional Equivalence 
サブタイトル(英)  
キーワード(1)(和/英) パスマッピング / path mapping  
キーワード(2)(和/英) レジスタ転送レベル / register transfer level  
キーワード(3)(和/英) ゲートレベル / gate-level  
キーワード(4)(和/英) 機能等価性 / functional equivalence  
キーワード(5)(和/英) 故障診断 / fault diagnosis  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 岩田 大志 / Hiroshi Iwata / イワタ ヒロシ
第1著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
NARA INSTITUTE of SCIENCE and TECHNOLOGY (略称: NAIST)
第2著者 氏名(和/英/ヨミ) 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ
第2著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
NARA INSTITUTE of SCIENCE and TECHNOLOGY (略称: NAIST)
第3著者 氏名(和/英/ヨミ) 藤原 秀雄 / Hideo Fujiwara / フジワラ ヒデオ
第3著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
NARA INSTITUTE of SCIENCE and TECHNOLOGY (略称: NAIST)
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講演者 第1著者 
発表日時 2008-06-27 09:40:00 
発表時間 20分 
申込先研究会 VLD 
資料番号 CAS2008-21, VLD2008-34, SIP2008-55 
巻番号(vol) vol.108 
号番号(no) no.105(CAS), no.107(VLD), no.109(SIP) 
ページ範囲 pp.13-18 
ページ数
発行日 2008-06-20 (CAS, VLD, SIP) 


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