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講演抄録/キーワード
講演名 2008-06-26 15:45
0.18μmSOI型CMOSプロセスに基づく高速且つ低エネルギーの統合CBiCMOSバッファ回路
濱畑 孝宇都怜士秋濃俊郎近畿大)・西 謙二近畿大高専)・竹原幸生江藤剛治近畿大CAS2008-16 VLD2008-29 SIP2008-50
抄録 (和) 本論文では,クロック当り最大5 nFの負荷容量を持つCCDチップを100 MHzの高速で動作するディスクリート素子を搭載したプリント基板を開発し,そのディスクリート素子を駆動するためSOI型0.18 μm CMOSプロセスに基づいたクロックを生成する電源チップを設計する.TSMCのバルクCMOSプロセスにおけるBSIM3モデルパラメータを基本にして、その不純物プロファイルは深さ方向に表面のチャネル不純物濃度の値を保つように変更した.基板はノンフローティングにし,そのコンタクト抵抗が小さくなるようにレイアウトを工夫して,横型npn- 或いはpnp- BJTを活性化する統合CBiCMOSバッファ回路の高速化と低エネルギー化を図った.しきい値電圧の絶対値を0.5 V に固定して,【電源電圧/しきい値電圧】の比の値を1.5〜4 の範囲で変えた回路シミュレーションでは,2の値でその平均エネルギーが最小となった.さらに各種条件下の回路シミュレーション結果を報告する.結果として,約100MHzのクロック生成の技術的見通しが得られた. 
(英) In this paper, we develop a printed circuit board having a discrete device that can drive a CCD chip with 5 nF maximum load capacitance per CCD clock at a high speed of 100 MHz and design a voltage source chip to generate the clock on basis of 0.18 $\mu$m CMOS/SOI process. Although we are based on a set of BSIM3 model parameters from a TSMC bulk CMOS process, we modify the substrate doping from a non-uniform diffusion profile with the TSMC channel doping to a uniform profile of the same channel doping along a direction of deep SOI substrate. As we try to make a substrate terminal to be non-floating and design a compact layout in order to reduce the resistance value of substrate interconnection, we optimize the size of unified-CBiCMOS buffer circuit for a high speed and low energy operation of lateral npn- and pnp-BJTs. We fix the absolute value of threshold voltage as 0.5 V and then the ratio value of 【power supply voltage/threshold voltage】 is changed from 1.5 to 4. As a result of circuit simulation, the minimum average energy of the unified-CBiCMOS buffer circuit is around at the ratio value of 2. Furthermore, we report the circuit simulation results under various conditions. It is concluded that a technical outlook of clock generation around 100 MHz is established by the circuit simulation.
キーワード (和) BJT / CBiCMOS / CMOS/SOI / TSMC / BSIM3 / / /  
(英) BJT / CBiCMOS / CMOS/SOI / TSMC / BSIM3 / / /  
文献情報 信学技報, vol. 108, no. 106, VLD2008-29, pp. 87-92, 2008年6月.
資料番号 VLD2008-29 
発行日 2008-06-19 (CAS, VLD, SIP) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
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PDFダウンロード CAS2008-16 VLD2008-29 SIP2008-50

研究会情報
研究会 VLD CAS SIP  
開催期間 2008-06-26 - 2008-06-27 
開催地(和) 北海道大学 高等教育機能開発センター 
開催地(英) Hokkaido Univ. 
テーマ(和) 信号処理、LSI、及び一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2008-06-VLD-CAS-SIP 
本文の言語 日本語 
タイトル(和) 0.18μmSOI型CMOSプロセスに基づく高速且つ低エネルギーの統合CBiCMOSバッファ回路 
サブタイトル(和)  
タイトル(英) A Lateral Unified-CBiCMOS Buffer Circuit for High Speed and Low Energy Based on 0.18μm CMOS/SOI Process 
サブタイトル(英)  
キーワード(1)(和/英) BJT / BJT  
キーワード(2)(和/英) CBiCMOS / CBiCMOS  
キーワード(3)(和/英) CMOS/SOI / CMOS/SOI  
キーワード(4)(和/英) TSMC / TSMC  
キーワード(5)(和/英) BSIM3 / BSIM3  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 濱畑 孝 / Takashi Hamahata / ハマハタ タカシ
第1著者 所属(和/英) 近畿大学 (略称: 近畿大)
Kinki University (略称: Kinki Univ.)
第2著者 氏名(和/英/ヨミ) 宇都 怜士 / Satoshi Uto / ウト サトシ
第2著者 所属(和/英) 近畿大学 (略称: 近畿大)
Kinki University (略称: Kinki Univ.)
第3著者 氏名(和/英/ヨミ) 秋濃 俊郎 / Toshiro Akino / アキノ トシロウ
第3著者 所属(和/英) 近畿大学 (略称: 近畿大)
Kinki University (略称: Kinki Univ.)
第4著者 氏名(和/英/ヨミ) 西 謙二 / Kenji Nishi / ニシ ケンジ
第4著者 所属(和/英) 近畿大学高等専門学校 (略称: 近畿大高専)
Kinki UniversityTechnolgy of Collage (略称: Kinki Univ. Tech of Collage)
第5著者 氏名(和/英/ヨミ) 竹原 幸生 / Kousei Takehara / タケハラ コウセイ
第5著者 所属(和/英) 近畿大学 (略称: 近畿大)
Kinki University (略称: Kinki Univ.)
第6著者 氏名(和/英/ヨミ) 江藤 剛治 / Takeharu Etoh / エトウ タケハル
第6著者 所属(和/英) 近畿大学 (略称: 近畿大)
Kinki University (略称: Kinki Univ.)
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講演者
発表日時 2008-06-26 15:45:00 
発表時間 20 
申込先研究会 VLD 
資料番号 IEICE-CAS2008-16,IEICE-VLD2008-29,IEICE-SIP2008-50 
巻番号(vol) IEICE-108 
号番号(no) no.104(CAS), no.106(VLD), no.108(SIP) 
ページ範囲 pp.87-92 
ページ数 IEICE-6 
発行日 IEICE-CAS-2008-06-19,IEICE-VLD-2008-06-19,IEICE-SIP-2008-06-19 


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