講演抄録/キーワード |
講演名 |
2008-05-13 10:00
回路面積指向レジスタ・キャッシュの評価 ○塩谷亮太(東大)・入江英嗣(JST)・五島正裕・坂井修一(東大) エレソ技報アーカイブへのリンク:ICD2008-19 |
抄録 |
(和) |
レジスタ・ファイルは,最近のスーパスカラ・プロセッサの構成要素のうち,もっとも高コストなものの1 つとなっている.本稿では,我々が提案した,レジスタ・ファイルの回路面積の縮小を目的とする回路面積指向レジスタ・キャッシュの評価と議論を行う.既存のレジスタ・キャッシュは,通常のキャッシュと同様,アクセス・レイテンシの短縮とそれによるパイプライン段数の縮小を第一の目的としている.それに対し,回路面積指向レジスタ・キャッシュの第一の目的は,回路面積の縮小であって,アクセス・レイテンシの短縮を図らない.評価により,回路面積指向レジスタ・キャッシュでは,性能をほとんど落とすことなく,メイン・レジスタ・ファイルのポート数を4 まで減らすことができ,その回路規模をおよそ1=9 程度にすることができることを確かめた. |
(英) |
Register file is one of the most costly units in recent superscalar processor. In this paper, we evaluate Area-oriented Register Cache which we previously proposed. Conventional register cache aims at reducing access latency and shortening pipeline. Area-oriented Register Cache, on the other hand, aims at reducing area and does not reduce latency. The evaluation shows that Area-oriented Register Cache can reduce number of ports of main register file to 4 without performance penalty and downsize circuit area to roughly 1/9. |
キーワード |
(和) |
レジスタ・ファイル / レジスタ・キャッシュ / 回路面積 / / / / / |
(英) |
Register File / Register Cache / Circuit Area / / / / / |
文献情報 |
信学技報, vol. 108, pp. 13-18, 2008年5月. |
資料番号 |
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発行日 |
2008-05-06 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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