お知らせ 研究会の開催と会場に参加される皆様へのお願い(2020年10月開催~)
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2008-05-09 15:00
リアルタイム制約とSEU脆弱性制約の下でのヘテロジーニアスマルチプロセッサ合成技術
杉原 真豊橋技科大/JSTVLD2008-13
抄録 (和) 短期間で,かつ低コストに組込みシステムを開発する設計パラダイムとして,ヘテロジーニアスマルチプロセッサがしばしば用いられる.一方で,微細加工技術が進展するにつれて,シングルイベントアップセット(SEU: Single Event Upset) といった信頼性に関する問題が関心事となっている.本稿では,一定の処理を行う間に生じるSEU数をSEU 脆弱性と定義し,SEU 脆弱性とリアルタイム性を考慮したヘテロジーニアスマルチプロセッサ合成技術に関する議論を行う.ヘテロジーニアスマルチプロセッサ合成問題を混合整数計画問題として定式化する.計算機実験を行い,合成されるヘテロジーニアスマルチプロセッサのリアルタイム制約,SEU 脆弱性,及びチップ面積に関する考察を行う. 
(英) Utilizing a heterogeneous multiprocessor system has become a popular design paradigm to build an embedded
system at a cheap cost within short development time. A reliability issue, which is vulnerability to single event upsets (SEUs), has not been taken into account in a conventional design flow, while chip area, performance, and power consumption have been. This paper presents a system design paradigm in which a heterogeneous multiprocessor system is synthesized and its chip area is minimized under real-time and SEU vulnerability constraints. We build an MIP model for minimizing chip area
of a heterogeneous multiprocessor system under the constraints. Experimental results show that our design paradigm have achieved automatic generation of cost-competitive and reliable heterogeneous multiprocessor systems.
キーワード (和) SEU / ソフトエラー / リアルタイム制約 / SEU 脆弱性 / ヘテロジーニアスマルチプロセッサ / / /  
(英) SEU / Soft Error / Real-Time / SEU Vulnerability / Heterogeneous Multiprocessor / / /  
文献情報 信学技報, vol. 108, no. 23, VLD2008-13, pp. 37-42, 2008年5月.
資料番号 VLD2008-13 
発行日 2008-05-02 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2008-13

研究会情報
研究会 VLD IPSJ-SLDM  
開催期間 2008-05-08 - 2008-05-09 
開催地(和) 神戸大学 
開催地(英) Kobe Univ. 
テーマ(和) システム設計および一般 
テーマ(英) System Design, etc. 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2008-05-VLD-SLDM 
本文の言語 日本語 
タイトル(和) リアルタイム制約とSEU脆弱性制約の下でのヘテロジーニアスマルチプロセッサ合成技術 
サブタイトル(和)  
タイトル(英) On Synthesizing a Heterogeneous Multiprocessor System under Real-Time and SEU Vulnerability Constraints 
サブタイトル(英)  
キーワード(1)(和/英) SEU / SEU  
キーワード(2)(和/英) ソフトエラー / Soft Error  
キーワード(3)(和/英) リアルタイム制約 / Real-Time  
キーワード(4)(和/英) SEU 脆弱性 / SEU Vulnerability  
キーワード(5)(和/英) ヘテロジーニアスマルチプロセッサ / Heterogeneous Multiprocessor  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 杉原 真 / Makoto Sugihara / スギハラ マコト
第1著者 所属(和/英) 豊橋技術科学大学 (略称: 豊橋技科大/JST)
Toyohashi University of Technology (略称: Toyohashi Univ. of Tech./JST-CREST)
第2著者 氏名(和/英/ヨミ) / /
第2著者 所属(和/英) (略称: )
(略称: )
第3著者 氏名(和/英/ヨミ) / /
第3著者 所属(和/英) (略称: )
(略称: )
第4著者 氏名(和/英/ヨミ) / /
第4著者 所属(和/英) (略称: )
(略称: )
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2008-05-09 15:00:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2008-13 
巻番号(vol) IEICE-108 
号番号(no) no.23 
ページ範囲 pp.37-42 
ページ数 IEICE-6 
発行日 IEICE-VLD-2008-05-02 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会