講演抄録/キーワード |
講演名 |
2008-05-08 16:15
セレクタ論理を用いたバタフライ演算器の設計 ○名村 健・戸川 望・柳澤政生・大附辰夫(早大)・外村元伸(大日本印刷) VLD2008-5 |
抄録 |
(和) |
算術演算回路の処理を高速化する手法として,セレクタ論理を利用した算術演算回路が提案されている.
本稿では,FFTにおけるバタフライ演算式を式変形し,セレクタ論理に帰着させることで桁上げ伝播処理を削減することによって可変点数に対応した新しいバタフライ演算回路構成を提案する.評価実験をした結果,提案したバタフライ演算器は,算術演算子を用いて設計した従来のバタフライ演算構造に比べ,速度優先設計で21.8\%
高速化することができることを確認した. |
(英) |
An arithmetic circuit using selector logic has been proposed,
as a high computational approach for processing.
In this paper, we propose a radix-2 butterfly circuit architecture using selector logic. Our butterfly circuit reduces carry propagations, compared to conventional butterfly circuits.
Experimental results show that our proposed butterfly circuit improves the performance by 21.8\%
, compared to conventional butterfly circuits. |
キーワード |
(和) |
セレクタ論理 / バタフライ演算 / FFT / OFDM / / / / |
(英) |
selector logic / butterfly circuit / FFT / OFDM / / / / |
文献情報 |
信学技報, vol. 108, no. 22, VLD2008-5, pp. 25-30, 2008年5月. |
資料番号 |
VLD2008-5 |
発行日 |
2008-05-01 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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