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| 講演名 | 2007-11-22 09:25 ディジットシリアル演算を導入した再構成型アーキテクチャの性能評価 ○内田琢郎・頭山哲也・谷川一哉・弘中哲夫（広島市大）  RECONF2007-44 |
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| 抄録 | （和） | 我々はRISCプロセッサと，ストリーミング的に処理を行う動的再構成型アーキテクチャであるDS-HIEアーキテクチャで構成されたアーキテクチャについて研究を行っている．このアーキテクチャをHybrid DS Coreアーキテクチャ(以降Hy-DiSCアーキテクチャ)と呼ぶ． 本稿ではJPEGのエンコード処理を実装し，RISCプロセッサのみで処理を実行した場合とHy-DiSCアーキテクチャで処理を実行した場合を比較して面積，処理性能がどの程度向上できるのか評価を行う． JPEGのエンコード処理はストリーミング的に実行が可能なDCT処理を持っているため，DCT処理をDS-HIEアーキテクチャで実行することで処理性能の向上を目指す． 評価の結果，Hy-DiSCアーキテクチャではDCT処理部分を比較するとRISCプロセッサに比べ4.32倍，JPEGエンコード処理全体では約1.55倍処理性能が向上することが分かった．そして，DS-HIEアーキテクチャはCore2 Duoに比べておよそ11分の1のトランジスタ数で実装が可能ということも分かった． |
| （英） | We have developed core architecture which has RISC processor and DS-HIE reconfigurable architecture. This architecture is called as Hybrid DS Core architecture (Hy-DiSC architecture). This paper evaluates the effect of DS-HIE architecture in the point of performance and transistor counts. The test program is JPEG encoding. And DS-HIE architecture accelerate DCT processing for JPEG encoding. In a execution of DCT, Hy-DiSC architecture achieves 4.32 times higher performances, compared with the execution time of RISC processor without accelerating by DS-HIE processor. And when Hy-DiSC architecture executed JPEG encoding, it achieves 1.55 times higher performance. Then the transistor counts of DS-HIE architecture is 1/11 times in comparison with one core in Core2 Duo processor. |
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| キーワード | （和） | 動的再構成型アーキテクチャ / ディジットシリアル / Benes網 / / / / / |
| （英） | Dynamic Reconfigurable Architecture / Digit-serial / Benes Network / / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 342, RECONF2007-44, pp. 7-12, 2007年11月. | |
| 資料番号 | RECONF2007-44 | |
| 発行日 | 2007-11-15 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2007-44 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC |
| 開催期間 | 2007-11-20 - 2007-11-22 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― |
| テーマ（英） | Design Gaia 2007 ---A New Frontier in VLSI Design--- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | ディジットシリアル演算を導入した再構成型アーキテクチャの性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance evaluation of reconfigurable architecture based on digit-serial computation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動的再構成型アーキテクチャ / Dynamic Reconfigurable Architecture |
| キーワード(2)（和/英） | ディジットシリアル / Digit-serial |
| キーワード(3)（和/英） | Benes網 / Benes Network |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 内田 琢郎 / Takuro Uchida / ウチダ タクロウ |
| 第1著者 所属（和/英） | 広島市立大学大学院 (略称： 広島市大) Hiroshima City University Graduate school (略称： Hiroshima City Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 頭山 哲也 / Tetsuya Zuyama / ズヤマ テツヤ |
| 第2著者 所属（和/英） | 広島市立大学大学院 (略称： 広島市大) Hiroshima City University Graduate school (略称： Hiroshima City Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 谷川 一哉 / Kazuya Tanigawa / タニガワ カズヤ |
| 第3著者 所属（和/英） | 広島市立大学大学院 (略称： 広島市大) Hiroshima City University Graduate school (略称： Hiroshima City Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 弘中 哲夫 / Tetsuo Hironaka / ヒロナカ テツオ |
| 第4著者 所属（和/英） | 広島市立大学大学院 (略称： 広島市大) Hiroshima City University Graduate school (略称： Hiroshima City Univ.) |
| 第5著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2007-11-22 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2007-44 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.342 |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2007-11-15 (RECONF) |
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