研究会情報 |
研究会 |
VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC |
開催期間 |
2007-11-20 - 2007-11-22 |
開催地(和) |
北九州国際会議場 |
開催地(英) |
Kitakyushu International Conference Center |
テーマ(和) |
デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― |
テーマ(英) |
Design Gaia 2007 ---A New Frontier in VLSI Design--- |
講演論文情報の詳細 |
申込み研究会 |
IPSJ-SLDM |
会議コード |
2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC |
本文の言語 |
日本語 |
タイトル(和) |
LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法 |
サブタイトル(和) |
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タイトル(英) |
Area Recovery under Depth Constraint for Technology Mapping for LUT-based FPGAs |
サブタイトル(英) |
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キーワード(1)(和/英) |
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キーワード(2)(和/英) |
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キーワード(3)(和/英) |
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キーワード(4)(和/英) |
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キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
高田 大河 / Taiga Takata / タカタ タイガ |
第1著者 所属(和/英) |
九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.) |
第2著者 氏名(和/英/ヨミ) |
松永 裕介 / Yusuke Matsunaga / マツナガ ユウスケ |
第2著者 所属(和/英) |
九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.) |
第3著者 氏名(和/英/ヨミ) |
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第3著者 所属(和/英) |
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第4著者 氏名(和/英/ヨミ) |
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第5著者 氏名(和/英/ヨミ) |
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第6著者 氏名(和/英/ヨミ) |
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第7著者 氏名(和/英/ヨミ) |
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第9著者 氏名(和/英/ヨミ) |
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第10著者 氏名(和/英/ヨミ) |
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第11著者 氏名(和/英/ヨミ) |
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第12著者 氏名(和/英/ヨミ) |
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第13著者 氏名(和/英/ヨミ) |
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第14著者 氏名(和/英/ヨミ) |
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第15著者 氏名(和/英/ヨミ) |
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第16著者 氏名(和/英/ヨミ) |
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第17著者 氏名(和/英/ヨミ) |
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第18著者 氏名(和/英/ヨミ) |
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第19著者 氏名(和/英/ヨミ) |
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第20著者 氏名(和/英/ヨミ) |
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第20著者 所属(和/英) |
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講演者 |
第1著者 |
発表日時 |
2007-11-22 15:20:00 |
発表時間 |
25分 |
申込先研究会 |
IPSJ-SLDM |
資料番号 |
VLD2007-101, DC2007-56 |
巻番号(vol) |
vol.107 |
号番号(no) |
no.336(VLD), no.339(DC) |
ページ範囲 |
pp.73-78 |
ページ数 |
6 |
発行日 |
2007-11-15 (VLD, DC) |