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講演抄録/キーワード
講演名 2007-11-20 10:55
無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法
森永広介岡 伸也吉川祐樹市原英行井上智生広島市大VLD2007-72 DC2007-27
抄録 (和) 無閉路順序回路のクラスは$\tau^2$-boundedであり,実用的にテスト容易と考えられている\cite{tau1}, \cite{tau2}.さらに,$\tau^2$-boundedでありながら,無閉路順序回路より広いクラスとして,無閉路可検査順序回路\cite{acy},拡張無閉路順序回路\cite{oka}が提案されている.これらの順序回路の条件は,主にスルー機能で定義されており,一般の順序回路に対して,これらのクラスに基づくテスト容易化設計はスルー機能の付加によって実現できる.
よって,そのハードウエアオーバヘッドは,従来の完全スキャン設計に比べて大きく削減できる.

本研究では,与えられた順序回路が拡張無閉路可検査性を満たすために付加する
必要のあるスルーコストを最小化するための最適スルー木構成法について考察する.拡張無閉路可検査性に基づくテスト容易化設計における最適スルー木集合を
求める問題を定式化し,その問題を整数計画問題として表現する.実験により,本手法の有効性を示すとともに,拡張無閉路可検査性の有効性を確認する. 
(英) The class of acyclic sequential circuits is $\tau^2$-bounded, i.e., acyclic sequential circuits are practically easily testable\cite{tau1}, \cite{tau2}. Further, classes of acyclically testable sequential circuits\cite{acy} and extended acyclically testable ones\cite{oka}, which are larger than that of acyclic sequential circuits, have been proposed. A key condition for acyclical / extended acyclical testability is defined mainly by means of thru functions, and hence, a given sequential circuit can be modified into such testable circuits by adding thru functions. Consequently, the DFT overhead can be reduced compared to
conventional full scan design.

This paper presents a method for implementing optimal thru trees which minimize the hardware cost required for extended acyclical testability of a given sequential circuits. We formulate the optimization problem on design for testability with thru trees based on extended acyclical testability, and express the formulation as an integer linear programming (ILP) model. Experimental results show the effectiveness of our formulation, and also demonstrate the effectiveness of the class of extended acyclical testability.
キーワード (和) テスト生成 / テスト容易化設計 / 無閉路可検査性 / 拡張無閉路可検査性 / 整数計画問題 / / /  
(英) test generation / design-for-testability / acyclical testability / extended acyclical testability / integer linear programming (ILP) / / /  
文献情報 信学技報, vol. 107, no. 337, DC2007-27, pp. 13-18, 2007年11月.
資料番号 DC2007-27 
発行日 2007-11-13 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2007-72 DC2007-27

研究会情報
研究会 VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC  
開催期間 2007-11-20 - 2007-11-22 
開催地(和) 北九州国際会議場 
開催地(英) Kitakyushu International Conference Center 
テーマ(和) デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― 
テーマ(英) Design Gaia 2007 ---A New Frontier in VLSI Design--- 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC 
本文の言語 日本語 
タイトル(和) 無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法 
サブタイトル(和)  
タイトル(英) An optimization of thru trees for test generation based on acyclical testability 
サブタイトル(英)  
キーワード(1)(和/英) テスト生成 / test generation  
キーワード(2)(和/英) テスト容易化設計 / design-for-testability  
キーワード(3)(和/英) 無閉路可検査性 / acyclical testability  
キーワード(4)(和/英) 拡張無閉路可検査性 / extended acyclical testability  
キーワード(5)(和/英) 整数計画問題 / integer linear programming (ILP)  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 森永 広介 / Kohsuke Morinaga / モリナガ コウスケ
第1著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第2著者 氏名(和/英/ヨミ) 岡 伸也 / Nobuya Oka / オカ ノブヤ
第2著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第3著者 氏名(和/英/ヨミ) 吉川 祐樹 / Yuki Yoshikawa / ヨシカワ ユウキ
第3著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第4著者 氏名(和/英/ヨミ) 市原 英行 / Hideyuki Ichihara / イチハラ ヒデユキ
第4著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第5著者 氏名(和/英/ヨミ) 井上 智生 / Tomoo Inoue / イノウエ トモオ
第5著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
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講演者 第1著者 
発表日時 2007-11-20 10:55:00 
発表時間 25分 
申込先研究会 DC 
資料番号 VLD2007-72, DC2007-27 
巻番号(vol) vol.107 
号番号(no) no.334(VLD), no.337(DC) 
ページ範囲 pp.13-18 
ページ数
発行日 2007-11-13 (VLD, DC) 


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