講演抄録/キーワード |
講演名 |
2007-07-27 09:45
オンチップ伝達関数補正回路付PLL ○近藤雅文(富士通研)・森 俊彦(富士通) ICD2007-57 エレソ技報アーカイブへのリンク:ICD2007-57 |
抄録 |
(和) |
デジタル家電用システムLSI や、通信機器用システムLSI などに組み込まれる汎用PLL(位相同期ループ)は、広い入出力周波数範囲で周波数ロックできる事が望まれる。それぞれの用途によってカスタムにPLL を設計すると、設計・検証・テストのコストが甚大になってしまうためである。しかしながら近年の微細CMOS テクノロジでは素子のプロセス・電源電圧・温度(PVT)ばらつきの問題が深刻になり、全PVT 条件下でPLL の安定性を保証する事が困難な事から、PLL の入出力周波数範囲仕様を狭めざるを得なくなっている。そこで2 つのオンチップデジタル回路によりループ伝達関数をキャリブレーションする事で、全PVT 条件下でも安定性が不変となるPLLを開発したので報告する。 |
(英) |
A PVT tolerant PLL architecture which uses two on-chip digital calibration circuits to maintain loop transfer function is presented. Test chips with 9 conditions, MOSes, resistors and capacitors, were fabricated in a 90nm CMOS technology. Experimental results show that the phase noise remains +/-2dBc/Hz within 10MHz offset under any PVT condition. |
キーワード |
(和) |
PLL / ループ伝達関数 / 安定性 / キャリブレーション / PVT / / / |
(英) |
PLL / loop-transfer-function / calibration / PVT / / / / |
文献情報 |
信学技報, vol. 107, no. 163, ICD2007-57, pp. 117-121, 2007年7月. |
資料番号 |
ICD2007-57 |
発行日 |
2007-07-19 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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