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| 講演抄録／キーワード | ||
| 講演名 | 2007-06-22 10:30 CCDクロック当り最大5nFの負荷容量を駆動する横型統合CBiCMOSバッファ回路 ○小林正稔・濱畑 孝・秋濃俊郎・西 謙二・ボ レ クオン・竹原幸生・江藤剛治（近畿大）  CAS2007-22 VLD2007-38 SIP2007-52 |
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| 抄録 | （和） | 2001年以来、筆者達は100万枚／秒で100～150枚の連続画像を撮像できる画素周辺記録型撮像素子（ISIS）と、それを備えるビデオカメラを開発してきた。現在、1億枚／秒の撮影速度を目指して基礎的な研究を継続している。このカメラのCCDチップは電源電圧が最大10Vであり、クロック当り最大5nFの大きな負荷容量を持つ。本研究では、約20Vの高耐圧な1μmのCMOS/SOIプロセスを前提に、その負荷容量を駆動するクロック生成の電源供給チップを予備的に設計し、その回路動作を検証する。横型統合CBiCMOSバッファ回路は、SOIとエピ基板上の部分空乏層で、n-とp-MOSFET及びそれに内存する寄生的な横型のnpn-とpnp-BJTから構成される。電流源として通常のプルアップ或いはプルダウンのMOSFETを追加し、そのドレイン端子からベース端子へ順方向電流を供給する。n-とp-MOSFETをオフにしながら、他方、npn-或いはpnp-BJTを活性化し、そのドレイン端子とベース端子間の抵抗値を減らす統合CBiCMOSの新素子構造を設計した。更に、21段インバータで構成されるリングオシレータの発振出力波形をこのバッファ回路により増幅して駆動する。LEVEL-3の1μm CMOSと電流増幅率βF = 100のBJTのモデル・パラメータを使った回路シミュレーションの結果、電源電圧が10 Vで負荷容量が5 nFの場合、本バッファ回路は、ロジカル・エフォートに基づき設計された2段CMOSインバータ回路に比べ、遅延時間が約1/4に減少した。CCDクロックを生成する電源供給チップは、現段階の結論では、最大5nFの負荷容量を1千万枚／秒の撮影速度で駆動できる。 |
| （英） | Since 2001, we have been developing an in-situ storage image sensor (ISIS) that captures 100 to 150 consecutive images at a frame rate of 1 Mfps and an ultra-high-speed video camera for use with this ISIS. Currently, basic research is continuing in an attempt to increase the frame rate up to 100 Mfps. The CCD chip of this camera has a 10 V maximum voltage supply source and a 5 nF maximum load capacitance per CCD clock. The goal of this study is to design a prototype power supply chip for generating the CCD clock and for driving the load capacitance of the CCD chip. A further goal is to verify the circuit behavior, based on a 1-μm CMOS/SOI process having breakdown voltages of almost 20 V. A lateral unified-CBiCMOS buffer circuit consists of n- and p-channel MOSFETs that include parasitic lateral npn- and pnp-BJTs having partially depleted p- and n-base layers, respectively, on an epitaxial substrate and SOI. A forward current is applied to the base terminal of the channel MOSFET, adding a normal pull-up or pull-down MOSFET as a current source. A new device structure is designed to reduce the resistance values between the drains and the bases, while also keeping both MOSFETs inactive and activating either the lateral npn or pnp BJT. A clock generator consisting of a ring oscillator with a 21-stage CMOS inverter amplified and driven by a buffer circuit is designed. Circuit simulation using 1-μm LEVEL-3 model parameters for the MOSFETs and a current gain of βF = 100 for the BJTs reduced the delay time of the unified-CBiCMOS buffer circuit by approximately 1/4, compared to that for an equivalent two-stage CMOS inverter circuit designed on the basis of logical effort for driving a load capacitance of 5 nF at Vdd = 10 V. The power supply chip with the unified-CBiCMOS buffer circuit can drive the CCD chip at a frame rate of 10 Mfps for a 5-nF load capacitance | |
| キーワード | （和） | 斜行直線CCD型メモリー / ISIS / CMOS/SOI / 横型統合CBiCMOSバッファ回路 / / / / |
| （英） | Slanted linear CCD storage / ISIS / CMOS/SOI / Lateral unified-CBiCMOS / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 103, VLD2007-38, pp. 19-24, 2007年6月. | |
| 資料番号 | VLD2007-38 | |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2007-22 VLD2007-38 SIP2007-52 |
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| 研究会情報 | |
| 研究会 | CAS SIP VLD |
| 開催期間 | 2007-06-21 - 2007-06-22 |
| 開催地（和） | 北海道東海大学 札幌キャンパス マルチメディアホール |
| 開催地（英） | Hokkaido Tokai Univ. （Sapporo) |
| テーマ（和） | 信号処理、ＬＳＩ、及び一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-06-CAS-SIP-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | CCDクロック当り最大5nFの負荷容量を駆動する横型統合CBiCMOSバッファ回路 |
| サブタイトル（和） | |
| タイトル（英） | A Lateral Unified-CBiCMOS Buffer Circuit for Driving 5nF Maximum Load Capacitance per CCD Clock |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 斜行直線CCD型メモリー / Slanted linear CCD storage |
| キーワード(2)（和/英） | ISIS / ISIS |
| キーワード(3)（和/英） | CMOS/SOI / CMOS/SOI |
| キーワード(4)（和/英） | 横型統合CBiCMOSバッファ回路 / Lateral unified-CBiCMOS |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 小林 正稔 / Masatoshi Kobayashi / コバヤシ マサトシ |
| 第1著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 濱畑 孝 / Takashi Hamahata / ハマハタ タカシ |
| 第2著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 秋濃 俊郎 / Toshiro Akino / アキノ トシロウ |
| 第3著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 西 謙二 / Kenji Nishi / ニシ ケンジ |
| 第4著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
| 第5著者 氏名（和/英/ヨミ） | ボ レ クオン / Cuong Vo Le / ボ レ クオン |
| 第5著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 竹原 幸生 / Kousei Takehara / タケハラ コウセイ |
| 第6著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
| 第7著者 氏名（和/英/ヨミ） | 江藤 剛治 / T. Goji Etoh / エトウ タケハル |
| 第7著者 所属（和/英） | 近畿大学 (略称： 近畿大) Kinki University (略称： Kinki Univ.) |
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| 講演者 | 1 |
| 発表日時 | 2007-06-22 10:30:00 |
| 発表時間 | 20 |
| 申込先研究会 | VLD |
| 資料番号 | IEICE-CAS2007-22,IEICE-VLD2007-38,IEICE-SIP2007-52 |
| 巻番号（vol） | IEICE-107 |
| 号番号（no） | no.101(CAS), no.103(VLD), no.105(SIP) |
| ページ範囲 | pp.19-24 |
| ページ数 | IEICE-6 |
| 発行日 | IEICE-CAS-2007-06-15,IEICE-VLD-2007-06-15,IEICE-SIP-2007-06-15 |
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