講演抄録/キーワード |
講演名 |
2007-06-22 13:20
並列プレフィックス加算器を用いた算術演算モジュールの自動生成 ○渡邉裕樹・本間尚文・青木孝文(東北大)・樋口龍雄(東北工大) CAS2007-27 VLD2007-43 SIP2007-57 |
抄録 |
(和) |
本稿では,並列プレフィックス加算器を用いた演算器モジュールジェネレータについて述べる.提案するシステムは,演算器内部の並列プレフィックス加算器をその入力信号の遅延情報を用いて高速化することができる.演算器モジュールジェネレータはまず,設計仕様に従って演算器を生成し,演算器内部の信号遅延を測定する.次に,測定結果を用いて並列プレフィックス加算器を再構築する.本稿では,高速化された並列プレフィックス加算器を用いることで乗算器,定係数乗算器,積和演算器の性能を向上できることを示す. |
(英) |
This paper presents an arithmetic module generator using parallel prefix adders. In the proposed system, parallel prefix adders in a generated module can be optimized using the signal arrival profile of input signals. The proposed generator first generates an arithmetic module according to the design specification, and then evaluates the performance of the generated module in terms of the internal signal delay. Using the evaluation result, the system re-generates the parallel prefix adder block so as to optimize the circuit delay. In this paper, we demonstrate that we can improve the total performance of multipliers, constant-coefficient multipliers and multiply-accumulators using the re-generated prefix adders. |
キーワード |
(和) |
データパス / 算術アルゴリズム / 並列プレフィックス加算器 / モジュールジェネレータ / / / / |
(英) |
datapath / arithmetic algorithm / parallel prefix adder / module generator / / / / |
文献情報 |
信学技報, vol. 107, no. 103, VLD2007-43, pp. 49-54, 2007年6月. |
資料番号 |
VLD2007-43 |
発行日 |
2007-06-15 (CAS, VLD, SIP) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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CAS2007-27 VLD2007-43 SIP2007-57 |