講演抄録/キーワード |
講演名 |
2007-06-21 11:30
H.264/AVCデコーダにおける低演算量デブロッキングフィルタ実装手法 ○林 良典・肥田英司・宋 天・島本 隆(徳島大) CAS2007-8 VLD2007-24 SIP2007-38 |
抄録 |
(和) |
動画像圧縮符号化標準H.264/AVCがワンセグ放送,携帯端末など様々な分野で普及されているが,デコーダの演算量削減が重要な課題となっている.特にデコーダの全演算量の約30\%-50\%を占めるデブロッキングフィルタ処理の演算量削減が重要となる.従来手法では,メモリアクセスの効率化,処理の並列化などの手法を用い,1マクロブロックの処理に極限と認識されている192サイクルで処理できるようになっている.本研究では,隣接画素の相関性が高い特性を利用し,フィルタリング処理を行う際に用いる画素値に注目し,隣接画素値が同じである場合の演算量削減手法とそのアーキテクチャを提案する.シミュレーション結果により,提案手法を用いる場合,1マクロブロックの処理は約170サイクルで実現可能となった. |
(英) |
This paper presents a fast parallel architecture for deblocking filter of the H.264/AVC decoder. Deblocking filtering accounts for from one third to half of the computation complexity of the decoder. Therefore, to decrease the computation intensity several traditional works have been proposed which dedicate to fulfill memory efficient architecture and highly paralleled architectures. However, all of the traditional works considered the least filtering cycles numeber for one macroblock is 192. In this work, we make use of the correlation of the adjacent pixels to decrease the redundant processing cycles. Proposed efficient architecture could fulfill the filtering process for one macroblock in about 170 cycles. This work also provide parrallel memory access solution for the proposed architecture. |
キーワード |
(和) |
H.264/AVC / デブロッキングフィルタ / デコーダ / アーキテクチャ / / / / |
(英) |
H.264/AVC / Deblocking Filter / Decoder / Architecture / / / / |
文献情報 |
信学技報, vol. 107, no. 102, VLD2007-24, pp. 43-48, 2007年6月. |
資料番号 |
VLD2007-24 |
発行日 |
2007-06-14 (CAS, VLD, SIP) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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CAS2007-8 VLD2007-24 SIP2007-38 |