講演抄録/キーワード |
講演名 |
2007-06-01 16:15
演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成 ○藤岡与周・苫米地宣裕(八戸工大)・亀山充隆(東北大) ICD2007-34 エレソ技報アーカイブへのリンク:ICD2007-34 |
抄録 |
(和) |
不規則かつ高並列な処理の演算遅れ時間を減少するためには,細粒度高並列処理が有用であるが,通常のVLIW制御方式ではルータの個数とともにデータ転送などの制御メモリ容量もまた膨大になる.そこで本稿では,あらかじめ処理アルゴリズムが与えられていると仮定して,スケジューリングやアロケーションをパケット衝突が起こらずかつ演算遅れ時間を減少するという制約下でオフラインで実施する,セミオートノマスパケットルーティングの概念を提案している.これにより,ルータ構造を大幅に簡略化できるとともに,パケット転送による自律的な制御タイミング生成により制御メモリを大幅に減少可能な高並列VLSIプロセッサアーキテクチャを提案している. |
(英) |
Until now, network on chip technology based on course grain packet data transfer was proposed. In this paper, fine grain packet data transfer scheme is introduced to make intra-chip data transfer flexible and programmable in micronetwork.
A protocol based on hybrid utilization of autonomous packet data transfer and offline scheduling/allocation is effectively employed for making a router as simple as possible, so that packet collision in the micronetwork does not occur. Because the timing control of packet-receive is automatically done in the router, complexity of VLIW control can be greatly reduced. A special control module to control the packet-send timing is proposed to realize effective packet data transfer. |
キーワード |
(和) |
ネットワークオンチップ / 並列VLSIプロセッサ / セミオートノマスパケットルーティング / 制御メモリ容量の減少 / / / / |
(英) |
Network-on-Chip / Parallel VLSI Processor / Semi-Autonomous Packet Routing / Reduction of Control Complexity / / / / |
文献情報 |
信学技報, vol. 107, no. 76, ICD2007-34, pp. 103-108, 2007年5月. |
資料番号 |
ICD2007-34 |
発行日 |
2007-05-24 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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