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| 講演抄録／キーワード | ||
| 講演名 | 2007-03-09 09:00 配線層数の乗算器の回路面積への影響について ○川島裕崇・高木直史・高木一義（名大） エレソ技報アーカイブへのリンク：  ICD2006-232 |
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| 抄録 | （和） | 近年のVLSI製造技術の進歩により、配線に用いることができるメタル層数が増加している。 使用できる配線層数が増えると、セルの上を通過することができる 配線の量も増加する。そのため、配線のための面積は小さくなり、 より小さい回路面積で回路が構成できる。 乗算は基本的な算術演算のひとつであり、多数の 特定用途向けの集積回路(ASIC, Application Specific Integrated Circuit) で乗算器が搭載されている。 ASICにおいて乗算器は大きな面積を占めるため、 乗算器の面積はASICの面積や製造コストに大きな影響を与える。 本稿では複数の構成法を用いて乗算器を構成し、配線層数が回路面積に及ぼす影響を確認した。 |
| （英） | The number of metal layers usable for wiring is increasing because of the progress of manufacturing technologies of VLSI. The amount of interconnections which are wired above cells increases according to the increases of wiring layers. Since the area for interconnections is reduced, circuits can be designed with smaller area. Multiplication is one of the basic arithmetic operations and many ASICs have multipliers. Multipliers occupy large area in ASICs and the size and the manufacturing cost of ASICs is effected by the area of multipliers. We have designed multipliers using various implementation, and have investigated the effect of the number of wiring layers on the chip area of multipliers. |
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| キーワード | （和） | 乗算器 / 多層配線 / 配線層 / 回路面積 / / / / |
| （英） | multiplier / multilayer interconnection / wiring layer / circuit area / / / / | |
| 文献情報 | 信学技報, vol. 106, no. 549, VLD2006-141, pp. 7-11, 2007年3月. | |
| 資料番号 | VLD2006-141 | |
| 発行日 | 2007-03-02 (VLD, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | エレソ技報アーカイブへのリンク：ICD2006-232 |
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| 研究会情報 | |
| 研究会 | ICD VLD |
| 開催期間 | 2007-03-07 - 2007-03-09 |
| 開催地（和） | メルパルク沖縄 |
| 開催地（英） | Mielparque Okinawa |
| テーマ（和） | システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ：小林 和淑(京都大学)> |
| テーマ（英） | System-on-silicon design techniques and related VLSs |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-03-ICD-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 配線層数の乗算器の回路面積への影響について |
| サブタイトル（和） | |
| タイトル（英） | Effect of the Number of Wiring Layers on the Chip Area of Multipliers |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 乗算器 / multiplier |
| キーワード(2)（和/英） | 多層配線 / multilayer interconnection |
| キーワード(3)（和/英） | 配線層 / wiring layer |
| キーワード(4)（和/英） | 回路面積 / circuit area |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 川島 裕崇 / Hirotaka Kawashima / カワシマ ヒロタカ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / タカギ ナオフミ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高木 一義 / Kazuyoshi Takagi / タカギ カズヨシ |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第4著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2007-03-09 09:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2006-141, ICD2006-232 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | no.549(VLD), no.552(ICD) |
| ページ範囲 | pp.7-11 |
| ページ数 | 5 |
| 発行日 | 2007-03-02 (VLD, ICD) |
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