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講演抄録/キーワード
講演名 2007-03-08 15:30
算術分解を用いた基数変換回路の構成法(3)
井口幸洋明大)・笹尾 勤松浦宗寛九工大)・青山俊一明大エレソ技報アーカイブへのリンク:ICD2006-226
抄録 (和) デジタル信号処理では, 高速演算のために$2$以外の基数がよく用いられる.
また, 金融計算では,10進数が2進数の代わりに用いられる.
このような場合, 基数変換回路が必要である.
我々は, $2$進数を$q$進数に変換する新しい基数変換回路の構成法を提案している.
これは, weighted-wum (WS)関数の概念に基づく新しい方法である.
各桁のWS関数をLUTカスケードと2進加算器とで計算し, それらを$q$進加算器で
足し合わせることで基数変換器を構成する.
本稿では, 基数変換の合成ツールを開発したので報告する.
これは, FPGA上の組込みメモリのデータ・パターンとVerilog-HDLでの回路記述を生成する.
16ビットの2進10進変換器を例にその結果を示す 
(英) In digital signal processing, radixes other than two are often used
for high-speed computation.
In the computation for finance, decimal numbers are used
instead of binary numbers.
In such cases, radix converters are necessary.
%In general, radix converters are complex.
Design methods for binary to $q$-nary converters were presented by us.
It introduced a new design technique based on weighted-sum (WS) functions.
We compute a WS function for each digit by an LUT cascade and a binary adder,
then add adjacent digits with $q$-nary adders.
We developed a synthesis tool which produces Verilog-HDL files and
data patterns of embedded memories on FPGAs.
A $16$-bit binary to decimal converter is designed to show the tool.
キーワード (和) 基数変換器 / LUTカスケード / 算術分解 / / / / /  
(英) radix converter / LUT cascade / arithmetic decomposition / / / / /  
文献情報 信学技報, vol. 106, no. 548, VLD2006-135, pp. 97-102, 2007年3月.
資料番号 VLD2006-135 
発行日 2007-03-01 (VLD, ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード エレソ技報アーカイブへのリンク:ICD2006-226

研究会情報
研究会 ICD VLD  
開催期間 2007-03-07 - 2007-03-09 
開催地(和) メルパルク沖縄 
開催地(英) Mielparque Okinawa 
テーマ(和) システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ:小林 和淑(京都大学)> 
テーマ(英) System-on-silicon design techniques and related VLSs 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2007-03-ICD-VLD 
本文の言語 日本語 
タイトル(和) 算術分解を用いた基数変換回路の構成法(3) 
サブタイトル(和)  
タイトル(英) Design Method of Radix Converters Using Arithmetic Decompositions (3) 
サブタイトル(英)  
キーワード(1)(和/英) 基数変換器 / radix converter  
キーワード(2)(和/英) LUTカスケード / LUT cascade  
キーワード(3)(和/英) 算術分解 / arithmetic decomposition  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 井口 幸洋 / Yukihiro Iguchi / イグチ ユキヒロ
第1著者 所属(和/英) 明治大学 (略称: 明大)
Meiji University (略称: Meiji Univ.)
第2著者 氏名(和/英/ヨミ) 笹尾 勤 / Tsutomu Sasao / ササオ ツトム
第2著者 所属(和/英) 九州工業大学 (略称: 九工大)
Kyushu Institute of Technology (略称: KIT)
第3著者 氏名(和/英/ヨミ) 松浦 宗寛 / Munehiro Matsuura / マツウラ ムネヒロ
第3著者 所属(和/英) 九州工業大学 (略称: 九工大)
Kyushu Institute of Technology (略称: KIT)
第4著者 氏名(和/英/ヨミ) 青山 俊一 / Toshikazu Aoyama / アオヤマ トシカズ
第4著者 所属(和/英) 明治大学 (略称: 明大)
Meiji University (略称: Meiji Univ.)
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講演者
発表日時 2007-03-08 15:30:00 
発表時間 20 
申込先研究会 VLD 
資料番号 IEICE-VLD2006-135,IEICE-ICD2006-226 
巻番号(vol) IEICE-106 
号番号(no) no.548(VLD), no.551(ICD) 
ページ範囲 pp.97-102 
ページ数 IEICE-6 
発行日 IEICE-VLD-2007-03-01,IEICE-ICD-2007-03-01 


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