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講演抄録/キーワード
講演名 2007-03-07 17:20
CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案
坂本良太室山真徳石原 亨安浦寛人九大エレソ技報アーカイブへのリンク:ICD2006-208
抄録 (和) (まだ登録されていません) 
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文献情報 信学技報, vol. 106, no. 550, ICD2006-208, pp. 67-72, 2007年3月.
資料番号 ICD2006-208 
発行日 2007-02-28 (VLD, ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード エレソ技報アーカイブへのリンク:ICD2006-208

研究会情報
研究会 ICD VLD  
開催期間 2007-03-07 - 2007-03-09 
開催地(和) メルパルク沖縄 
開催地(英) Mielparque Okinawa 
テーマ(和) システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ:小林 和淑(京都大学)> 
テーマ(英) System-on-silicon design techniques and related VLSs 
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2007-03-ICD-VLD 
本文の言語 日本語 
タイトル(和) CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案 
サブタイトル(和)  
タイトル(英) A Gate Sizing Technique for Maximizing Timing Yield of CMOS Circuits 
サブタイトル(英)  
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第1著者 氏名(和/英/ヨミ) 坂本 良太 / Ryota Sakamoto / サカモト リョウタ
第1著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第2著者 氏名(和/英/ヨミ) 室山 真徳 / Masanori Muroyama / ムロヤマ マサノリ
第2著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第3著者 氏名(和/英/ヨミ) 石原 亨 / Tohru Ishihara / イシハラ トオル
第3著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第4著者 氏名(和/英/ヨミ) 安浦 寛人 / Hiroto Yasuura / ヤスウラ ヒロト
第4著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
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講演者
発表日時 2007-03-07 17:20:00 
発表時間 20 
申込先研究会 ICD 
資料番号 IEICE-VLD2006-117,IEICE-ICD2006-208 
巻番号(vol) IEICE-106 
号番号(no) no.547(VLD), no.550(ICD) 
ページ範囲 pp.67-72 
ページ数 IEICE-6 
発行日 IEICE-VLD-2007-02-28,IEICE-ICD-2007-02-28 


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