講演抄録/キーワード |
講演名 |
2007-01-18 10:15
電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法 ○小笠原泰弘・榎並孝司・橋本昌宜(阪大)・佐藤高史(東工大)・尾上孝雄(阪大) エレソ技報アーカイブへのリンク:CPM2006-132 ICD2006-174 |
抄録 |
(和) |
ナノメートル世代のプロセスでは電源電圧の低下と消費電流の増加により, 電源ノイズが深刻な問題となっている. 本稿では電源ノイズによる遅延変動を測定するために90nmプロセスで試作したテストチップの測定結果を報告する. 測定結果と比較するため, トランジスタを可変抵抗と容量に置き換えるモデルを構築し, フルチップシミュレーションを行った. その結果, 実測結果はシミュレーション結果とよく一致することが確認できた. また, 測定結果よりパス遅延が平均電圧降下に依存することを明らかにした. |
(英) |
Power integrity is an crucial design issue in nano-meter technologies because of lowered supply voltage and current increase. This paper focuses on gate delay variation due to power/ground noise, and demonstrates measurement results in a 90nm technology. For full-chip simulation, a current model with capacitance and variable resistor is developed to accurately model current dependency on voltage drop. Measurement results are well correlated with simulation, and verify that gate delay depends on average voltage drop. |
キーワード |
(和) |
電源ノイズ / フルチップシミュレーション / トランジスタモデル / 遅延予測 / / / / |
(英) |
power supply noise / full-chip simulation / transistor model / delay estimation / / / / |
文献情報 |
信学技報, vol. 106, no. 468, ICD2006-174, pp. 19-23, 2007年1月. |
資料番号 |
ICD2006-174 |
発行日 |
2007-01-11 (CPM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
エレソ技報アーカイブへのリンク:CPM2006-132 ICD2006-174 |
|