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講演抄録/キーワード
講演名 2007-01-17 14:50
SD数剰余加算を用いた剰余除算回路の構成
賈 鵬魏 書剛群馬大
技報オンラインサービス実施中
抄録 (和) 本稿では、剰余除算を高速に行うため、SD(Signed-Digit)数表現を用いた剰余
数加算を導入する。まず、2進数剰余加算に基づく剰余除算アルゴリズムを示
す。そして、桁上げ伝搬により演算速度が制限される問題を解決するため、SD
数剰余加算器を用いた除算回路を提案する。回路設計および回路評価により、
同構造の2進数剰余除算回路より高速になることを示す。しかし、この方法に
よる剰余加算回数が多いため、Montgomery法に基づく剰余除算アルゴリズムを検討し、SD数剰余加算回路を用いた剰余除算器の構成を提案する。 
(英) (Available after conference date)
キーワード (和) 剰余除算 / VHDL / SD数 / Montgomery / 剰余加算 / 剰余数系 / /  
(英) modular division / module addition / VHDL / signed-digit number / residue number system / Montgomery / /  
文献情報 信学技報, vol. 106, no. 453, VLD2006-88, pp. 19-24, 2007年1月.
資料番号 VLD2006-88 
発行日 2007-01-10 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD CPSY RECONF IPSJ-SLDM  
開催期間 2007-01-17 - 2007-01-18 
開催地(和) 慶応大学(日吉) 
開催地(英) Keio Univ. Hiyoshi Campus 
テーマ(和) FPGAとその応用および一般 
テーマ(英) FPGA and its Application, etc. 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2007-01-VLD-CPSY-RECONF-IPSJ-SLDM 
本文の言語 日本語 
タイトル(和) SD数剰余加算を用いた剰余除算回路の構成 
サブタイトル(和)  
タイトル(英) Design of Residue Dividers Using Signed-Digit Number Residue Addition 
サブタイトル(英)  
キーワード(1)(和/英) 剰余除算 / modular division  
キーワード(2)(和/英) VHDL / module addition  
キーワード(3)(和/英) SD数 / VHDL  
キーワード(4)(和/英) Montgomery / signed-digit number  
キーワード(5)(和/英) 剰余加算 / residue number system  
キーワード(6)(和/英) 剰余数系 / Montgomery  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 賈 鵬 / Peng Jia / カ ホウ
第1著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ.)
第2著者 氏名(和/英/ヨミ) 魏 書剛 / Shugang Wei / Shugang Wei
第2著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ.)
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講演者
発表日時 2007-01-17 14:50:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2006-88,IEICE-CPSY2006-59,IEICE-RECONF2006-59 
巻番号(vol) IEICE-106 
号番号(no) no.453(VLD), no.455(CPSY), no.457(RECONF) 
ページ範囲 pp.19-24 
ページ数 IEICE-6 
発行日 IEICE-VLD-2007-01-10,IEICE-CPSY-2007-01-10,IEICE-RECONF-2007-01-10 


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