講演抄録/キーワード |
講演名 |
2006-08-18 13:45
[特別招待講演]Deep Pipelined SRAM Design for High Performance Processor ○浅野 融(日本IBM) エレソ技報アーカイブへのリンク:SDM2006-150 ICD2006-104 |
抄録 |
(和) |
プロセッサの性能はSRAMのパフォーマンスに依存している。最先端のサブマイクロンテクノロジーでは、配線遅延が無視できなくなり、回路技術だけでは高速チップをつくることが困難になってきている。マルチコアの時代になり、コアの中で大きな割合を占めるSRAMの面積、消費電力が増えると、チップへの影響がコアの数の掛け算で効いてくる。このような状況下でのSRAM設計では、回路技術だけではなく、プロセッサアーキテクト、ロジック設計者、インテグレーターと共に総合的な解決策を求める必要がある。 |
(英) |
Processor performance depends strongly upon SRAM performance. In deep sub-micron technology, increasing device performance does not always solve timing problem due to wire delay. Multiple processor core architecture gives a new challenge for SRAM designer such as macro size which affects to total chip size by multiple factor. Under such circumstances, SRAM designers need to find the best implementation of memory function to silicon with collaboration of architects, logic designers, and integrators. The design approach to maximize performance in full custom chip design will be discussed. |
キーワード |
(和) |
パイプライン / メモリー / 高速 / / / / / |
(英) |
Pipeline / SRAM / High Performance / / / / / |
文献情報 |
信学技報, vol. 106, no. 206, SDM2006-150, pp. 143-147, 2006年8月. |
資料番号 |
SDM2006-150 |
発行日 |
2006-08-10 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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