講演抄録/キーワード |
講演名 |
2006-06-23 09:50
H.264/AVC符号化向けDSPにおける動き予測演算器の設計 ○高橋豊和・小原俊逸・戸川 望・柳澤政生・大附辰夫(早大) |
抄録 |
(和) |
H.264/AVCは高い符号化効率を実現する反面,符号化に必要な処理量が多い問題点があり,その90%以上は動き予測処理が占めている.符号化効率を向上させるため,複数参照フレーム,可変ブロックサイズ,1/4画素精度動き補償が導入された.これに対応する多くのハードウェアアーキテクチャは,処理量が一定でハードウェア向きの全探索ブロックマッチングアルゴリズムを採用している.しかし,このアルゴリズムは広いメモリバンド幅を必要とするため,DSPへの組み込みなどバンド幅が制限される用途では性能も制限される.本稿では,DSPのデータパスに適した整数精度動き予測処理アーキテクチャを提案する.提案アーキテクチャはメモリアクセスの問題に対して,画素サブサンプリングの手法を用いて対応した.画素サブサンプリングは一般的にハードウェア面積の削減に用いられるが,提案アーキテクチャではサブサンプリングパターンを工夫することにより演算器のデータ読み込みサイクルを削減し,動き予測処理の高速化も可能とする.提案するアーキテクチャは200MHzで動作させた場合,CIF画像の予測処理を86.5fpsで実行可能である. |
(英) |
The improved coding efficiency in H.264/AVC comes from higher computational complexity. Most of the complexity is caused by motion estimation. To improve performance, some new features are used in H.264/AVC motion estimation, such as multiple reference frame, variable block size motion compensation and quarter-pel accuracy motion compensation. Usually, hardware motion estimators adopt full-search block matching algorithm, which is constant computation. However, architecture of them is unsuitable for a bandwidth-restricted architecture like a functional unit of DSP, because it requires wider memory bandwidth. In this paper, we propose a motion estimator architecture, which is suitable for a DSP functional unit. This adopts pixel subsampling technique to overcome restricted bandwidth. Generally, this technique is applied to reduce the hardware cost. Then we arranged subsampling pattern to reduce data reading cycles and it results in speeding up processing of motion estimation. The architecture is able to process 86.5 CIF frames per second at 200MHz operating frequency. |
キーワード |
(和) |
H.264/AVC / 動き予測 / 全探索ブロックマッチング / DSP / VLSIアーキテクチャ / / / |
(英) |
H.264/AVC / motion estimation / full search block matching / DSP / VLSI architecture / / / |
文献情報 |
信学技報, vol. 106, no. 114, VLD2006-23, pp. 13-18, 2006年6月. |
資料番号 |
VLD2006-23 |
発行日 |
2006-06-16 (CAS, VLD, SIP) |
ISSN |
Print edition: ISSN 0913-5685 |
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