講演抄録/キーワード |
講演名 |
2005-12-16 10:15
Low-Power High-Speed Reduced-Clock-Swing Flip-Flops Based on Contention Reduction Techniques ○Muhammad Yazid・Hiroshi Kawaguchi・Takayasu Sakurai(Tokyo Univ.) エレソ技報アーカイブへのリンク:ICD2005-195 |
抄録 |
(和) |
VLSIの消費電力の多くの部分を消費しているクロックシステムの低消費電力化は重要な課題である。本論文では、低クロック電圧振幅を用いて低電力化するために必須である、低クロック振幅対応のフリップフロップ回路を提案する。従来と違い、基板バイアスに頼らず、contentionを減少させるメカニズムを導入することにより、低クロック振幅での遅延と消費電力が、それぞれ、従来比30%、20%小さいことがシミュレーションにより示された。 |
(英) |
A new flip-flop circuit is proposed for use in the reduced swing clock environment. Simulations were done and it was found that the new circuit is better than the prior art circuits. A simple application circuit was also designed and being manufactured. |
キーワード |
(和) |
低電力 / 低消費電力 / フリップフロップ / CMOS / 低振幅 / / / |
(英) |
Low-power / Flip-flop / CMOS / Low-swing / / / / |
文献情報 |
信学技報, vol. 105, no. 476, ICD2005-195, pp. 19-24, 2005年12月. |
資料番号 |
ICD2005-195 |
発行日 |
2005-12-09 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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