講演抄録/キーワード |
講演名 |
2005-12-01 09:30
同位相構造に基づく特定用途を考慮したFPGAの相互接続遅延テスト ○矢葺光佑・大竹哲史・藤原秀雄(奈良先端大) エレソ技報アーカイブへのリンク:ICD2005-156 |
抄録 |
(和) |
本稿では,特定用途を考慮したFPGA(Field-Programmable Gate Array)の相互接続線のパス遅延故障に対するテスト手法を提案する.まず,コンフィグレーションが同位相構造を有する順序回路の場合,そこで実際に使用される相互接続線に対して,2つのテストコンフィグレーションを用いて各コンフィグレーションあたり「最大順序深度+2」のテスト実行時間ですべてのパスをロバストにテストできることを示す.この手法を無閉路順序回路,閉路を有する順序回路に応用する.閉路を有する順序回路では,テストコンフィグレーション数を2にするために,与えられた特定用途のコンフィグレーションの設計変更(テスト容易化コンフィグレーション)を行う.提案法では,未使用の領域についてはテストを行わないことにより,過剰テストを削減し,テスト実行時間,歩留まりを向上する. |
(英) |
This paper presents a method of path delay fault testing for application-specific interconnects in field-programmable gate arrays (FPGAs). The paper shows that if the circuit structure of a configuration corresponding to an application is inphase structure, all the paths in the circuit can be robustly tested by using two configurations with test application time d+2 for each configuration where d is the maximum sequential depth of the circuit. The scheme for inphase structure is extended for acyclic structure and general structure. For cyclic sequential circuits, the original configuration is modified by configuration for testability method so that the number of test configurations for the circuit can be two. The proposed method reduces overtesting by excluding paths of outside the configured area in the FPGA. |
キーワード |
(和) |
FPGA / パス遅延故障 / 同位相構造 / テストコンフィグレーション / テスト容易化コンフィグレーション / / / |
(英) |
FPGA / path delay fault / inphase structure / test configuration / configuration for testability / / / |
文献情報 |
信学技報, vol. 105, no. 448, DC2005-38, pp. 1-6, 2005年11月. |
資料番号 |
DC2005-38 |
発行日 |
2005-11-24 (VLD, ICD, DC) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
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エレソ技報アーカイブへのリンク:ICD2005-156 |