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講演抄録/キーワード
講演名 2005-12-01 09:30
同位相構造に基づく特定用途を考慮したFPGAの相互接続遅延テスト
矢葺光佑大竹哲史藤原秀雄奈良先端大エレソ技報アーカイブへのリンク:ICD2005-156
抄録 (和) 本稿では,特定用途を考慮したFPGA(Field-Programmable Gate Array)の相互接続線のパス遅延故障に対するテスト手法を提案する.まず,コンフィグレーションが同位相構造を有する順序回路の場合,そこで実際に使用される相互接続線に対して,2つのテストコンフィグレーションを用いて各コンフィグレーションあたり「最大順序深度+2」のテスト実行時間ですべてのパスをロバストにテストできることを示す.この手法を無閉路順序回路,閉路を有する順序回路に応用する.閉路を有する順序回路では,テストコンフィグレーション数を2にするために,与えられた特定用途のコンフィグレーションの設計変更(テスト容易化コンフィグレーション)を行う.提案法では,未使用の領域についてはテストを行わないことにより,過剰テストを削減し,テスト実行時間,歩留まりを向上する. 
(英) This paper presents a method of path delay fault testing for application-specific interconnects in field-programmable gate arrays (FPGAs). The paper shows that if the circuit structure of a configuration corresponding to an application is inphase structure, all the paths in the circuit can be robustly tested by using two configurations with test application time d+2 for each configuration where d is the maximum sequential depth of the circuit. The scheme for inphase structure is extended for acyclic structure and general structure. For cyclic sequential circuits, the original configuration is modified by configuration for testability method so that the number of test configurations for the circuit can be two. The proposed method reduces overtesting by excluding paths of outside the configured area in the FPGA.
キーワード (和) FPGA / パス遅延故障 / 同位相構造 / テストコンフィグレーション / テスト容易化コンフィグレーション / / /  
(英) FPGA / path delay fault / inphase structure / test configuration / configuration for testability / / /  
文献情報 信学技報, vol. 105, no. 448, DC2005-38, pp. 1-6, 2005年11月.
資料番号 DC2005-38 
発行日 2005-11-24 (VLD, ICD, DC) 
ISSN Print edition: ISSN 0913-5685
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード エレソ技報アーカイブへのリンク:ICD2005-156

研究会情報
研究会 VLD ICD DC IPSJ-SLDM  
開催期間 2005-11-30 - 2005-12-02 
開催地(和) 北九州国際会議場 
開催地(英) Kitakyushu International Conference Center 
テーマ(和) VLSI の設計/検証/テストおよび一般(デザインガイア) 
テーマ(英) Design/Verification/Test of VLSI systems, etc. 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2005-11-VLD-ICD-DC-IPSJ-SLDM 
本文の言語 日本語 
タイトル(和) 同位相構造に基づく特定用途を考慮したFPGAの相互接続遅延テスト 
サブタイトル(和)  
タイトル(英) Delay Testing for Application-Specific Interconnects of FPGAs based on Inphase Structure 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) パス遅延故障 / path delay fault  
キーワード(3)(和/英) 同位相構造 / inphase structure  
キーワード(4)(和/英) テストコンフィグレーション / test configuration  
キーワード(5)(和/英) テスト容易化コンフィグレーション / configuration for testability  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 矢葺 光佑 / Kosuke Yabuki / ヤブキ コウスケ
第1著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第2著者 氏名(和/英/ヨミ) 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ
第2著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第3著者 氏名(和/英/ヨミ) 藤原 秀雄 / Hideo Fujiwara / フジワラ ヒデオ
第3著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
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講演者 第1著者 
発表日時 2005-12-01 09:30:00 
発表時間 25分 
申込先研究会 DC 
資料番号 VLD2005-61, ICD2005-156, DC2005-38 
巻番号(vol) vol.105 
号番号(no) no.442(VLD), no.445(ICD), no.448(DC) 
ページ範囲 pp.1-6 
ページ数
発行日 2005-11-24 (VLD, ICD, DC) 


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