講演抄録/キーワード |
講演名 |
2005-12-01 15:50
重回帰分析により得られた1次式によるインダクタンスを考慮した配線遅延の見積り ○鈴木康成・マルタ ディナタ アンワル・戸川 望・柳澤政生・大附辰夫(早大) エレソ技報アーカイブへのリンク:ICD2005-167 |
抄録 |
(和) |
DSM(Deep SubMicron technology)時代では高位設計の際,フロアプランや配線抵抗などを考慮する必要が出でくる.また,高位設計で繰り返し行われるグローバル配線遅
延の見積もりの際,インダクタンスの影響が無視できない.本稿ではインダクタンスを考慮してグローバル配線遅延を見積もる方法について述べる.本稿ではドライバ-RLC配線-負
荷モデルのステップ応答のが50\%に達するまでの時間(50\%遅延)を見積もる.提案する見積もり式は,あらかじめ素子値を説明変数として重回帰分析により得られた1次式を用いる.本手法は遅延の内,time of flightが支配的な場合に適用可能で,
SPICEで計算した値との誤差を最大約15\%,平均約2.5\%で見積もることができる. |
(英) |
In recent DSM (Deep SubMicron) technology, we need to take some important points, such as floorplaning, interconnect resistance and so on into consideration. It has been shown that inductance effect on clock, power, bus and macroblock interconnect is considerably large. In this paper we propose a new method to estimate single interconnect 50\% delay by using an approximated equation given by multiple regression analysis. The proposed method achieved higher accuracy and less amount of operation than those of a conventional method. |
キーワード |
(和) |
配線遅延 / インダクタンス / 重回帰分析 / / / / / |
(英) |
Interconnect / delay / inductance / / / / / |
文献情報 |
信学技報, vol. 105, pp. 67-72, 2005年11月. |
資料番号 |
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発行日 |
2005-11-24 (VLD, ICD, DC) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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