講演抄録/キーワード |
講演名 |
2005-05-12 10:30
階層的メモリ構成を有する動的再構成可能プロセッサのための実行サイクル数最小化手法の提案 ○谷口一徹・上田恭子・坂主圭史・武内良典・今井正治(阪大) |
抄録 |
(和) |
動的再構成可能プロセッサとは, 動作時に回路の構成を瞬時に変更できるプロセッサであり, さまざまな分野への応用が期待されているプロセッサである.
ある処理を動的再構成可能プロセッサで行う場合, まず考慮しなければならないことは, 回路構成単位への処理の分割である.
本稿では, 階層的メモリ構成を有する動的再構成可能プロセッサのための, 実行サイクル数最小の処理の分割手法を提案した.
評価実験より, 階層的メモリ構成を有するさまざまな動的再構成可能プロセッサのアーキテクチャに対し, 最適な処理の切り分けが求められることを確認した.
これにより, アプリケーションに応じたアーキテクチャの評価が可能となる. |
(英) |
The dynamic reconfigurable processor is a device that can change interconnections between processor elements and processor elements' functions very quickly at run time.
When using a dynamic reconfigurable processor, designers must consider division of processes into some configuration units.
In this paper, we propose an execution cycle minimization algorithm for dynamic reconfigurable processor with hierarchical memory structure.
Experimental results show that the proposed algorithm can detect the optimal solution for the target dynamic reconfigurable architecture with hierarchical memory structure.
With the proposed algorithm, designers can easily evaluate the performance of various architectures for the specific application. |
キーワード |
(和) |
動的再構成可能プロセッサ / 階層的メモリ構成 / スケジューリング / / / / / |
(英) |
Dynamic Reconfigurable Processor / Hierarchical Memory Structure / Scheduling / / / / / |
文献情報 |
信学技報, vol. 105, no. 42, RECONF2005-3, pp. 13-18, 2005年5月. |
資料番号 |
RECONF2005-3 |
発行日 |
2005-05-05 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 |
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