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| 講演抄録／キーワード | ||
| 講演名 | 2005-04-15 13:00 1.5nsアクセス時間0.25μm CMOS/SIMOX SRAMマクロセル ～ デュアルワード線による高速化と低電力化 ～ ○柴田信太郎・石原隆子（NTT）・栗田茂弘・沖山秀臣（NEL） エレソ技報アーカイブへのリンク：  ICD2005-16 |
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| 抄録 | （和） | 内蔵キャッシュメモリ等の小規模SRAMに適用可能な高速かつ低消費電力な回路技術を開発した。メモリセルのデータ入力ポートと出力ポートを分離し、３ステートドライバを内蔵して読出し動作を高速化した。さらに、デュアルワード線を導入してセル選択用のトランスファゲートをCMOS化することで、片側ビット線による確実なデータ書込みを保証した。また、ワード線選択後にワードドライバをハイインピーダンス状態に制御することで後続の非選択動作を高速化した。低電力化の一方策として、書込み信号のNRZ (Non-Return-to-Zero) 化を提案した。メモリアレイの設計では、階層化ビット線構成を採用し、ローカルビット線毎に書込み回路とセンス回路を設けた。ローカルビット線あたりのメモリセル数は１６であり、ビット線をプルアップ/プリチャージすることなくデータの読出しが可能である。これらの技術を１Kワード×３６ビット構成のSRAMテストチップに適用し、0.25μm CMOS/SIMOXプロセスを用いて試作した。MOSFETは完全空乏形、加工ゲート長は0.2μmである。ロウバー試験パターンによる測定の結果、アクセス時間1.5 ns、消費電力40 mW @2V/500MHzを得た。 |
| （英） | This paper presents high speed and low-power circuit techniques for small size SRAMs (e.g., on-chip cache memories). Read-out time is shortened by using the I/O-separated memory cell including a tri-state driver. The use of CMOS transfer gates with a dual wordline guarantees the sure writing operation under the single bitline scheme. Word divers are kept at a high impedance state after selecting a wordline, resulting in a shorter operation time to unselect the wordline. As to a low-power technique, the authors propose to use an NRZ-type writing-enable signal. In the design of memory array, a hierarchical bitline scheme is adopted; each local bitline is installed dedicated I/O circuitry to write or read data. Owing to the small parasitic capacitance due to only sixteen cells per local bitline, it is possible to read without pulling up or precharging the local bitlines. A 1K-words×36-bits SRAM test chip fabricated with a 0.25-μm CMOS/SIMOX process has demonstrated a 1.5-ns address access time and 40 mW @2V/500MHz for the row-bar test pattern. | |
| キーワード | （和） | CMOS / SRAM / デュアルワード線 / 階層化ビット線構成 / SIMOX / 完全空乏形MOSFET / / |
| （英） | CMOS / SRAM / Dual Wordline / Hierarchical Bitline Scheme / SIMOX / Fully Depleted MOSFET / / | |
| 文献情報 | 信学技報, vol. 105, no. 2, ICD2005-16, pp. 19-24, 2005年4月. | |
| 資料番号 | ICD2005-16 | |
| 発行日 | 2005-04-08 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | エレソ技報アーカイブへのリンク：ICD2005-16 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2005-04-14 - 2005-04-15 |
| 開催地（和） | 福岡システムLSI 総合開発センター |
| 開催地（英） | |
| テーマ（和） | 新メモリ技術、メモリ応用技術、一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2005-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 1.5nsアクセス時間0.25μm CMOS/SIMOX SRAMマクロセル |
| サブタイトル（和） | デュアルワード線による高速化と低電力化 |
| タイトル（英） | A 1.5-ns Access-Time 0.25-μm CMOS/SIMOX SRAM Macrocell |
| サブタイトル（英） | High Speed and Low-Power Operation by Using Dual-Wordline Scheme |
| キーワード(1)（和/英） | CMOS / CMOS |
| キーワード(2)（和/英） | SRAM / SRAM |
| キーワード(3)（和/英） | デュアルワード線 / Dual Wordline |
| キーワード(4)（和/英） | 階層化ビット線構成 / Hierarchical Bitline Scheme |
| キーワード(5)（和/英） | SIMOX / SIMOX |
| キーワード(6)（和/英） | 完全空乏形MOSFET / Fully Depleted MOSFET |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 柴田 信太郎 / Nobutaro Shibata / シバタ ノブタロウ |
| 第1著者 所属（和/英） | NTT (略称： NTT) NTT (略称： NTT) |
| 第2著者 氏名（和/英/ヨミ） | 石原 隆子 / Takako Ishihara / イシハラ タカコ |
| 第2著者 所属（和/英） | NTT (略称： NTT) NTT (略称： NTT) |
| 第3著者 氏名（和/英/ヨミ） | 栗田 茂弘 / Shigehiro Kurita / クリタ シゲヒロ |
| 第3著者 所属（和/英） | NTTエレクトロニクス (略称： NEL) NTT Electronics (略称： NEL) |
| 第4著者 氏名（和/英/ヨミ） | 沖山 秀臣 / Hideomi Okiyama / オキヤマ ヒデオミ |
| 第4著者 所属（和/英） | NTTエレクトロニクス (略称： NEL) NTT Electronics (略称： NEL) |
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| 講演者 | 第1著者 |
| 発表日時 | 2005-04-15 13:00:00 |
| 発表時間 | 30分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2005-16 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | no.2 |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2005-04-08 (ICD) |
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