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| 講演抄録／キーワード | ||
| 講演名 | 2005-04-14 11:40 SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM ○大澤 隆・藤田勝之・初田幸輔（東芝）・東 知輝（東芝マイクロエレクトロニクス）・森門六月生・南 良博・篠 智彰・中島博臣・井納和美・浜本毅司・渡辺重佳（東芝） エレソ技報アーカイブへのリンク：  ICD2005-5 |
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| 抄録 | （和） | SOI上のキャパシタレスDRAMセル、あるいはFloating Body Cell(FBC)と呼ばれているセルを使った128MビットDRAMの設計について報告する。 FBCはチャージポンピング現象の影響でWLサイクル毎に”1”セルのデータリストアが必要であり、ビット線毎にセンスアンプを設ける設計を行った。これらセンスアンプを選択と非選択で動作モードを変えて非対称に駆動することで、対称駆動に比べて平均で約50%の動作電流の削減を行えることを見出した。更に、ダミーセルで作られる基準電流のバラツキを抑え、センス余裕を拡大させるために128個の”1”セルと128個の”0”セルの電流を平均化するダミーセル方式を採用した。 これにより、高密度DRAMの歩留まりを確保出来る信号量を保証しつつ、tRAC=18.5nsのアクセスタイムを実現出来ることをモンテカルロシミュレーションにより示す。 |
| （英） | We report on a 128Mbit DRAM design using the capacitor-less DRAM cell or the floating body cell(FBC) on SOI. The cell of data “1” is necessary to be restored after read due to charge pumping. It is also important to reduce the refresh busy rate. We place a sense amplifier per bit line in order to fulfill those requirements and operate them asymmetrically between a minority number of selected ones and a majority number of unselected ones, leading to about 50% power reduction on the average compared with the conventional symmetrical operation. A dummy cell system where 128 “1” cells and 128 “0” cells are read and are averaged is shown to be very useful to obtain a very accurate reference current source to distinguish the data “1” and “0”, since the system reduces its dispersion drastically. We show that 18.5ns random access time is simulated with all cells in the 128Mb DRAM functional having a reasonable amount of redundancy. | |
| キーワード | （和） | キャパシタレスDRAM / フローティングボディセル / ゲインセル / 混載メモリ / / / / |
| （英） | SOI / Capacitor-less DRAM / FBC / Gain Cell / Embedded Memory / / / | |
| 文献情報 | 信学技報, vol. 105, no. 1, ICD2005-5, pp. 23-28, 2005年4月. | |
| 資料番号 | ICD2005-5 | |
| 発行日 | 2005-04-07 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | エレソ技報アーカイブへのリンク：ICD2005-5 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2005-04-14 - 2005-04-15 |
| 開催地（和） | 福岡システムLSI 総合開発センター |
| 開催地（英） | |
| テーマ（和） | 新メモリ技術、メモリ応用技術、一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2005-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM |
| サブタイトル（和） | |
| タイトル（英） | A 128Mb DRAM Using a 1T Gain Cell(FBC) on SOI |
| サブタイトル（英） | |
| キーワード(1)（和/英） | キャパシタレスDRAM / SOI |
| キーワード(2)（和/英） | フローティングボディセル / Capacitor-less DRAM |
| キーワード(3)（和/英） | ゲインセル / FBC |
| キーワード(4)（和/英） | 混載メモリ / Gain Cell |
| キーワード(5)（和/英） | / Embedded Memory |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 大澤 隆 / Takashi Ohsawa / オオサワ タカシ |
| 第1著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第2著者 氏名（和/英/ヨミ） | 藤田 勝之 / Katsuyuki Fujita / フジタ カツユキ |
| 第2著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第3著者 氏名（和/英/ヨミ） | 初田 幸輔 / Kosuke Hatsuda / ハツダ コウスケ |
| 第3著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第4著者 氏名（和/英/ヨミ） | 東 知輝 / Tomoki Higashi / ヒガシ トモキ |
| 第4著者 所属（和/英） | 東芝マイクロエレクトロニクス(株) (略称： 東芝マイクロエレクトロニクス) Toshiba Microelectronics Corporation (略称： Toshiba Microelectronics) |
| 第5著者 氏名（和/英/ヨミ） | 森門 六月生 / Mutsuo Morikado / モリカド ムツオ |
| 第5著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第6著者 氏名（和/英/ヨミ） | 南 良博 / Yoshihiro Minami / ミナミ ヨシヒロ |
| 第6著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第7著者 氏名（和/英/ヨミ） | 篠 智彰 / Tomoaki Shino / シノ トモアキ |
| 第7著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第8著者 氏名（和/英/ヨミ） | 中島 博臣 / Hiroomi Nakajima / ナカジマ ヒロオミ |
| 第8著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第9著者 氏名（和/英/ヨミ） | 井納 和美 / Kazumi Inoh / イノウ カズミ |
| 第9著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第10著者 氏名（和/英/ヨミ） | 浜本 毅司 / Takeshi Hamamoto / ハマモト タケシ |
| 第10著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第11著者 氏名（和/英/ヨミ） | 渡辺 重佳 / Shigeyoshi Watanabe / ワタナベ シゲヨシ |
| 第11著者 所属（和/英） | (株)東芝 セミコンダクター社 (略称： 東芝) Toshiba Corporation Semiconductor Company (略称： Toshiba) |
| 第12著者 氏名（和/英/ヨミ） | / / |
| 第12著者 所属（和/英） | (略称： ) (略称： ) |
| 第13著者 氏名（和/英/ヨミ） | / / |
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| 第18著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2005-04-14 11:40:00 |
| 発表時間 | 30分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2005-5 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | no.1 |
| ページ範囲 | pp.23-28 |
| ページ数 | 6 |
| 発行日 | 2005-04-07 (ICD) |
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