講演抄録/キーワード |
講演名 |
2005-04-14 14:30
[招待講演]ギガビット時代のDRAM設計における統計的手法導入の提案 ○関口知紀・秋山 悟(日立)・梶谷一彦(エルピーダメモリ)・半澤 悟・竹村理一郎・河原尊之(日立) エレソ技報アーカイブへのリンク:ICD2005-8 |
抄録 |
(和) |
今回提案するメモリーアレー協調設計手法では、複数のデバイスばらつきによる信号劣化を統計的に考慮してDRAMアレーのS/N解析を行う。モンテカルロ法によりチップ内の全メモリーセルに対して実効信号電圧を計算し、フェイルビット数を求める。これを指標としてメモリーアレーを定量的に評価することが可能になるとともに、不良ビットの要因を解析し、設計指針を得ることができる。一例として、100nmプロセスを用いた1Gb DRAMを評価し1.4Vで動作可能なことを示した。設計手法の妥当性を検証するために512Mb DRAMチップを用いてフェイルビット数のアレー電圧依存性を計算したところ、実験値とよく一致した。 |
(英) |
Concordant memory-array design incorporates device fluctuations statistically into signal-to-noise ratio analysis in DRAM. In this design, the effective signal voltage of all cells in a chip is calculated and failed bit count of the chip is estimated. The proposed technique gives us a quantitative evaluation of the memory array design, and analysis of the failed bit is also available. For a case-study, 1.4 V array operation of 100 nm - 1 Gb DRAM is assured. Calculated dependence of failed bit count on the array voltage is in good agreement with experimental results of the 512 Mbit DRAM chip. |
キーワード |
(和) |
メモリーアレー設計 / デバイスばらつき / スケーリング / モンテカルロ法 / / / / |
(英) |
Memory array design / device parameter fluctuation / technology scaling / Monte-Carlo simulation / / / / |
文献情報 |
信学技報, vol. 105, no. 1, ICD2005-8, pp. 37-42, 2005年4月. |
資料番号 |
ICD2005-8 |
発行日 |
2005-04-07 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
エレソ技報アーカイブへのリンク:ICD2005-8 |
研究会情報 |
研究会 |
ICD |
開催期間 |
2005-04-14 - 2005-04-15 |
開催地(和) |
福岡システムLSI 総合開発センター |
開催地(英) |
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テーマ(和) |
新メモリ技術、メモリ応用技術、一般 |
テーマ(英) |
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講演論文情報の詳細 |
申込み研究会 |
ICD |
会議コード |
2005-04-ICD |
本文の言語 |
日本語 |
タイトル(和) |
ギガビット時代のDRAM設計における統計的手法導入の提案 |
サブタイトル(和) |
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タイトル(英) |
Statistical Integration In Multigigabit DRAM Design |
サブタイトル(英) |
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キーワード(1)(和/英) |
メモリーアレー設計 / Memory array design |
キーワード(2)(和/英) |
デバイスばらつき / device parameter fluctuation |
キーワード(3)(和/英) |
スケーリング / technology scaling |
キーワード(4)(和/英) |
モンテカルロ法 / Monte-Carlo simulation |
キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
関口 知紀 / Tomonori Sekiguchi / セキグチ トモノリ |
第1著者 所属(和/英) |
株式会社日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi) |
第2著者 氏名(和/英/ヨミ) |
秋山 悟 / Satoru Akiyama / アキヤマ サトル |
第2著者 所属(和/英) |
株式会社日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi) |
第3著者 氏名(和/英/ヨミ) |
梶谷 一彦 / Kazuhiko Kajigaya / カジガヤ カズヒコ |
第3著者 所属(和/英) |
エルピーダメモリ株式会社 (略称: エルピーダメモリ)
Elpida Memory, Inc. (略称: Elpida) |
第4著者 氏名(和/英/ヨミ) |
半澤 悟 / Satoru Hanzawa / ハンザワ サトル |
第4著者 所属(和/英) |
株式会社日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi) |
第5著者 氏名(和/英/ヨミ) |
竹村 理一郎 / Riichiro Takemura / タケムラ リイチロウ |
第5著者 所属(和/英) |
株式会社日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi) |
第6著者 氏名(和/英/ヨミ) |
河原 尊之 / Takayuki Kawahara / カワハラ タカユキ |
第6著者 所属(和/英) |
株式会社日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi) |
第7著者 氏名(和/英/ヨミ) |
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第7著者 所属(和/英) |
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第8著者 氏名(和/英/ヨミ) |
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第9著者 氏名(和/英/ヨミ) |
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第10著者 氏名(和/英/ヨミ) |
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第11著者 氏名(和/英/ヨミ) |
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第12著者 氏名(和/英/ヨミ) |
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第13著者 氏名(和/英/ヨミ) |
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第14著者 氏名(和/英/ヨミ) |
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第15著者 氏名(和/英/ヨミ) |
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第16著者 氏名(和/英/ヨミ) |
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第17著者 氏名(和/英/ヨミ) |
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第18著者 氏名(和/英/ヨミ) |
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第19著者 氏名(和/英/ヨミ) |
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第20著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2005-04-14 14:30:00 |
発表時間 |
30分 |
申込先研究会 |
ICD |
資料番号 |
ICD2005-8 |
巻番号(vol) |
vol.105 |
号番号(no) |
no.1 |
ページ範囲 |
pp.37-42 |
ページ数 |
6 |
発行日 |
2005-04-07 (ICD) |