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講演抄録/キーワード
講演名 2004-10-22 11:15
高コード効率と低レイテンシ処理を実現した自動車制御・民生・産業機器向けコントローラ用CPUコアの開発
勝 康夫日立)・竹内誠二ルネサステクノロジ)・安部雄一山田弘道日立)・平柳和也冨田明彦萩原今朝巳片岡 健ルネサステクノロジ)・志村隆則日立エレソ技報アーカイブへのリンク:ICD2004-125
抄録 (和) 高コード効率と低レイテンシの命令及び割込み処理を実現した、自動車制御・民生・産業機器向け32ビット組込みRISCコントローラCPUコアを開発した。本コアは, 200MHz動作時に360MIPS,400MFLOPSの性能を達成した。高コード効率の実現のため、新規命令の追加とCコンパイラ改善により、コード効率が従来の約75%に改善した。また、低レイテンシの命令処理のために、パイプラインの段数を5段あるいは最小3段に抑えた2並列スーパスカラ方式などを採用することで、サイクル性能が従来の約1.8倍向上した。更に、レジスタバンクとスーパスカラ構造に最適化したレジスタ読み出しバスを利用することで、割込み例外処理とレジスタ退避処理の並列実行が可能となった。その結果、割込み応答時間が従来の37サイクルから6サイクルまで大幅に短縮できた。 
(英) A 32-bit embedded RISC microcontroller core targeted for automotive, industrial, and PC-peripheral applications has been developed to offer the smaller code size, lower-latency instruction and interrupt processing. The core achieved 360MIPS and 400MFLOPS at 200MHz measured using Dhrystone 1.1. For smaller code size, new instructions have been added to the instruction set. These new instructions, as well as an enhanced C compiler, produce object files about 25% smaller than those for a previous designed core. A dual-issue superscalar structure consisting of three- or five-stage pipelines provides instruction processing with low latency. The cycle performance is an average of 1.8 times faster than the previous designed core. The superscalar structure and the register bank are used to save CPU registers to the resister bank in parallel when executing interrupt processing. This structure significantly improves interrupt response time from 37 cycles to 6 cycles.
キーワード (和) コントローラ / RISC / 高コード効率 / 低レイテンシ / 割込み応答時間 / / /  
(英) Microcontroller / RISC / Smaller code size / Low-latency / Interrupt response time / / /  
文献情報 信学技報, vol. 104, no. 366, ICD2004-125, pp. 25-30, 2004年10月.
資料番号 ICD2004-125 
発行日 2004-10-15 (SIP, ICD, IE) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード エレソ技報アーカイブへのリンク:ICD2004-125

研究会情報
研究会 IE SIP ICD IPSJ-SLDM  
開催期間 2004-10-21 - 2004-10-22 
開催地(和) 米沢市・伝国の杜(もり)会議室 
開催地(英)  
テーマ(和) プロセッサ,DSP,画像処理技術および一般(IE,ICD,SIP,情処SLDM各研究会共催) 
テーマ(英)  
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2004-10-IE-SIP-ICD-IPSJ-SLDM 
本文の言語 日本語 
タイトル(和) 高コード効率と低レイテンシ処理を実現した自動車制御・民生・産業機器向けコントローラ用CPUコアの開発 
サブタイトル(和)  
タイトル(英) Low-Latency and Small-Code-Size Microcontroller Core for Automotive, Industrial, and PC-Peripheral Applications 
サブタイトル(英)  
キーワード(1)(和/英) コントローラ / Microcontroller  
キーワード(2)(和/英) RISC / RISC  
キーワード(3)(和/英) 高コード効率 / Smaller code size  
キーワード(4)(和/英) 低レイテンシ / Low-latency  
キーワード(5)(和/英) 割込み応答時間 / Interrupt response time  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 勝 康夫 / Yasuo Sugure / スグレ ヤスオ
第1著者 所属(和/英) 日立製作所 (略称: 日立)
Hitachi Ltd. (略称: Hitachi)
第2著者 氏名(和/英/ヨミ) 竹内 誠二 / Seiji Takeuchi / タケウチ セイジ
第2著者 所属(和/英) ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第3著者 氏名(和/英/ヨミ) 安部 雄一 / Yuichi Abe / アベ ユウイチ
第3著者 所属(和/英) 日立製作所 (略称: 日立)
Hitachi Ltd. (略称: Hitachi)
第4著者 氏名(和/英/ヨミ) 山田 弘道 / Hiromichi Yamada / ヤマダ ヒロミチ
第4著者 所属(和/英) 日立製作所 (略称: 日立)
Hitachi Ltd. (略称: Hitachi)
第5著者 氏名(和/英/ヨミ) 平柳 和也 / Kazuya Hirayanagi / ヒラヤナギ カズヤ
第5著者 所属(和/英) ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第6著者 氏名(和/英/ヨミ) 冨田 明彦 / Akihiko Tomita / トミタ アキヒコ
第6著者 所属(和/英) ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第7著者 氏名(和/英/ヨミ) 萩原 今朝巳 / Kesami Hagiwara / ハギワラ ケサミ
第7著者 所属(和/英) ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第8著者 氏名(和/英/ヨミ) 片岡 健 / Takeshi Kataoka / カタオカ タケシ
第8著者 所属(和/英) ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第9著者 氏名(和/英/ヨミ) 志村 隆則 / Takanori Shimura / シムラ タカノリ
第9著者 所属(和/英) 日立製作所 (略称: 日立)
Hitachi Ltd. (略称: Hitachi)
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講演者
発表日時 2004-10-22 11:15:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-SIP2004-93,IEICE-ICD2004-125,IEICE-IE2004-69 
巻番号(vol) IEICE-104 
号番号(no) no.364(SIP), no.366(ICD), no.368(IE) 
ページ範囲 pp.25-30 
ページ数 IEICE-6 
発行日 IEICE-SIP-2004-10-15,IEICE-ICD-2004-10-15,IEICE-IE-2004-10-15 


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