Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2014-1
階層構造制約を伴うアナログフラアプラン手法の提案
○中武繁寿（北九州市大）
pp. 1 - 6
VLD2014-2
チャネル分割によるプログラマブル遅延素子の特性検証
○室岡大二郎・永尾滉二・張 宇・中武繁寿（北九州市大）
pp. 7 - 12
VLD2014-3
劣勾配法による半周近似配線長の解析的最小化
○香山聡太・宮下 弘（北九州市大）
pp. 13 - 18
VLD2014-4
［招待講演］半正定値緩和を用いたマルチパターニングリソグラフィ
○松井知己（東工大）
p. 19
VLD2014-5
SystemCモデルから束データ方式による非同期式回路を合成する合成フローの提案
○小峰太一・齋藤 寛（会津大）
pp. 21 - 26
VLD2014-6
半正定値緩和法を用いたLELECUTトリプルパターニングのためのレイアウト分割手法
○小平行秀（会津大）・松井知己（東工大）・横山陽子・児玉親亮（東芝）・高橋篤司（東工大）・野嶋茂樹・田中 聡（東芝）
pp. 27 - 32
VLD2014-7
ゲートレベルパイプライン型自己同期回路のエラー耐性の評価
○崔 伝キ・池田 誠（東大）
pp. 33 - 38
VLD2014-8
ゲートレベルデュアルパイプライン型自己同期回路によるWallace tree乗算器のSOTB65nmCMOSによる設計
○田村雅人・池田 誠（東大）
pp. 39 - 44
VLD2014-9
多重ループの自動パイプライン化手法とその評価
○中辻裕亮・南部真宏・神戸尚志（近畿大）
pp. 57 - 62
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．