| スケーラブル広帯域RF CMOS集積回路の研究 |
| 益 一哉 ・ 石原 昇 |
 益 一哉 |
 石原 昇 |
受賞者らはディジタル回路のアナログ特性に着目し，「CMOSインバータとスイッチのみで広帯域RF特性を実現する」ことを基本思想として掲げ，スケーラブルで広帯域動作を可能とするRF回路の構成法，設計法の体系化に取り組んできた．
ディジタル回路のアナログ特性を利用することの利点は，①インダクタレスでプロセスの微細化とともに小面積化，低消費電力化が可能となることはもちろん，②インダクタレスであるので高周波領域までの広帯域動作が可能であり，③GNDから電源電圧までのフル振幅動作（Rail to Rail動作）のため，低電圧動作時でも線形性，耐雑音性などのアナログ性能を確保しやすく，④ディジタル回路とのインタフェースが容易で，RF回路とディジタル回路の混載化に有利なことである． この基本思想に基づき，受賞者らは以下に示すスケーラブル広帯域RF CMOS回路技術を明らかにしている．
（１） 送受信用RF CMOS増幅回路技術 CMOSインバータを基本とした増幅回路構成において，より広い周波数帯域での動作を可能とするCherry-Hooper構成とアクティブ帰還構成の組合せ技術(1)（図2）やMOSスイッチとの組合せによる可変利得増幅技術，縦積トランジスタ構成による高出力パワーアンプ構成(2)を開拓している．
（２） 電圧制御発振回路（VCO）と位相同期回路（PLL）技術 CMOSインバータを利用したリングVCOはスケーラブルな特徴を持つ反面，位相雑音が大きいため，これまでRF回路への適用が難しかった．受賞者らはリングVCOに参照信号を注入，同期することによりリングVCO回路の低位相雑音化(3)を実現するとともに，これを用いたPLL回路の構成法，設計法を先駆的に明らかにした(4),(5)．
図1 プロセス技術の微細化と高性能化，高機能化
図2 CMOSインバータベースLNA のスケーラビリティ
図2はCMOSインバータベースの広帯域低雑音増幅回路（LNA）を四つの世代の集積回路技術で試作して得たスケーラビリティトレンドである．提案回路がスケーラブルであることが確認できるとともに，この具体的傾向はRF回路設計を行う上で大変有意義なフィードバック情報である．
このように，受賞者らは次世代のRF回路技術として「スケーラブル広帯域RF CMOS集積回路の研究」に積極的にチャレンジし，多くの先駆的成果を創出した．これらの成果は，旧来のRF回路を全面的に置き換え得る技術で，特にアナログディジタル混載LSI（SoC）に威力を発揮し，そのインパクトは大きい．また，複数の招待論文を依頼されるなど，高い評価を得ている(8)～(10)．更に，本研究を通じ，多くの学生を大学で指導し優秀な研究者，技術者を排出している．これらの業績は極めて顕著であり，本会業績賞にふさわしいものである．
(２) H. Kiumarsi, Y. Mizuochi, H. Ito, N. Ishihara, and K. Masu, “A three-stage inverter-based stacked power amplifier in 65nm complementary metal oxide semiconductor process,” Jpn. J. Appl. Phys., vol.51, 02BC01, Feb. 2012.
(３) S. Lee, S. Amakawa, N. Ishihara, and K. Masu, “2.4-10GHz low-noise injection-locked ring voltage controlled oscillator in 90nm complementary metal oxide semiconductor,” Jpn. J. Appl. Phys., vol.50, 04DE03, April 2011.
(４) S. Lee, H. Ito, S. Amakawa, S. Tanoi, N. Ishihara, and K. Masu, “1.2-17.6GHz ring-oscillator-based phase-locked loop with injection locking in 65nm complementary metal oxide semiconductor,” Jpn. J. Appl. Phys., vol.51, 02BE03, Feb. 2012.
(５) S. Lee, S. Ikeda, H. Ito, S. Tanoi, N. Ishihara, and K. Masu, “An inductorless injection-locked PLL with 1/2-and 1/4-integral subharmonic locking in 90nm CMOS,” IEEE Radio Frequency Integrated Circuits Symposium 2012 (RFIC2012), Montreal, Canada, June 2012.
(６) K. Nakano, S. Amakawa, N. Ishihara, and K. Masu, “RF signal generator using time domain harmonic suppression technique in 90nm CMOS,” IEICE Electronics Express, vol.9, no.4, pp.270-275, Feb. 2012.
(７) A. Shirane, M. Otsuru, S. Lee, S. Yonezawa, S. Tanoi, H. Ito, N. Ishihara, and K. Masu, “A process-scalable RF transceiver for short range communication in 90nm Si CMOS,” IEEE Radio Frequency Integrated Circuits Symposium 2012 (RFIC2012), Montreal, Canada, June 2012.
(８) K. Masu, N. Ishihara, N. Nakayama, T. Sato, and S. Amakawa, “Physical design challenges to nano-CMOS circuits,” IEICE Electronics Express, vol.6, no.11, pp.703-720, June 2009 (Invited Paper).
(９) N. Ishihara, S. Amakawa, and K. Masu, “RF CMOS integrated circuit:History, current status and future prospects,” IEICE Trans. Fundamentals, Vol.E94-A, no.2, pp.556-567, Feb. 2011 (Invited Paper).
(10) 益 一哉，天川修平，伊藤浩之，石原 昇，“RF CMOS集積回路技術における挑戦，”信学誌, vol.94, no.5, pp.427-432, Nov. 2011.
