| No | 218799 |
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| 標題（和） | VHDL記述の最適化によるBenes網の並列制御回路の性能評価 |
| 標題（英） | Performance of Parallel Control Circuit for Benes Networks with Optimized VHDL Description |
| 研究会名（和） | 放送技術, オーディオビジュアル複合情報処理, 通信方式, 画像工学 |
| 研究会名（英） | Broadcasting Technology, Audio Visual and Multimedia Information Processing, Communication Systems, Image Engineering |
| 開催年月日 | 2012-12-06 |
| 終了年月日 | 2012-12-07 |
| 会議種別コード | 5 |
| 共催団体名（和） | |
| 資料番号 | CS2012-81, IE2012-95 |
| 抄録（和） | 近年，ネットワークトラヒックの増加に伴い，ノードに設置されるルータにも大規模化が求められている．現在，そのスイッチ部に用いられているクロスバースイッチは規模増加に伴い回路規模がN2（N：スイッチサイズ）に比例して上昇するため大容量化には向かない欠点を持つ．筆者らはクロスバースイッチを，より回路規模が小さいBenes網で置き換えることを提唱してきた．ただし，Benes網はスイッチ制御が複雑で処理時間が大きくなるため，その高速化が課題であり，筆者らはFPGAを用いた並列ハードウェア制御方式を提案してきた．本報告では従来の研究の問題点であった代表エレメント決定処理に注目し，新たな設計方法の採用により，その処理時間を最大で25%短縮できることを示す． |
| 抄録（英） | As Internet traffic is skyrocketing, high-performance routers are compelled to scale both their switch size and link speed. The crossbar switch (XBS) has been used in conventional high-performance router, because it allows routers to switch multiple packets in parallel, while its switch control is fairly simple and fast. However, the number of switching elements in XBSs increases as N2, where N is the switch size, and it becomes formidable to implement large-size XBSs. In contrast, Benes switches have a smaller number of switch elements than XBSs, but they require complex switch control to make switching time longer. The aim our study is to realize a fast switch control circuit for Benes switch using parallel control algorithm. Although a prototype of it has been demonstrated in our preliminary work, it suffers from a low operation speed. In this report, we provide a new design of FPGA-based fast parallel switch control circuit. We show through experiments that the new design improved its operation speed by up to 25%. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.112, No.334,335 |
| ページ開始 | 59 |
| ページ終了 | 64 |
| キーワード（和） | Benes網,大容量ルータ,スイッチ制御,並列処理,FPGA |
| キーワード（英） | Benes switch,High performance router,Switch control,Parallel processing,FPGA |
| 本文の言語 | JPN |
| 著者（和） | 市村英也 |
| 著者（ヨミ） | イチムラ ヒデヤ |
| 著者（英） | Hiedya Ichimura |
| 所属機関（和） | 秋田大学 |
| 所属機関（英） | Akita University |
| 著者（和） | 佐藤信宏 |
| 著者（ヨミ） | サトウ ノブヒロ |
| 著者（英） | Nobuhiro Sato |
| 所属機関（和） | 秋田大学 |
| 所属機関（英） | Akita University |
| 著者（和） | 加藤陽介 |
| 著者（ヨミ） | カトウ ヨウスケ |
| 著者（英） | Yousuke Kato |
| 所属機関（和） | 秋田大学 |
| 所属機関（英） | Akita University |
| 著者（和） | 小原仁 |
| 著者（ヨミ） | オバラ ヒトシ |
| 著者（英） | Hitoshi Obara |
| 所属機関（和） | 秋田大学 |
| 所属機関（英） | Akita University |