| No | 116945 |
|---|---|
| 標題（和） | 小規模回路で実現可能なニューラルネットワークのハードウェア化手法 |
| 標題（英） | An architecture of a small-Scale Digital Neuro-hardware |
| 研究会名（和） | ニューロコンピューティング |
| 研究会名（英） | Neurocomputing |
| 開催年月日 | 2000-02-03 |
| 終了年月日 | 2000-02-04 |
| 会議種別コード | 2 |
| 共催団体名（和） | 日本神経回路学会 |
| 資料番号 | NC99-90 |
| 抄録（和） | 本稿では,小規模回路で実現可能なニューラルネットワークのハードウェア化手法を提案する.回路規模を低減するため,入出力にパルス信号を用いたパルスニューロンとして配線領域を削減するとともに,結合係数の乗算およびシグモイド関数演算を確率的に演算することで,乗算回路とシグモイド関数用メモリを不要とした.入力信号値は,複数の基準パルス列と入力パルス列間の相対遅延時間が正規分布となるようにコーディングする.提案手法をFPGA上にマッピングして規模を見積もった結果,回路規模を従来の約1/13に小型化できることが明らかになった. |
| 抄録（英） | In this article, we present an architecture of a neuro -hardware that can be realized on a small-scale circuit compared to the conventional approach. In order to reduce the scale of the circuits, the architecture employs a new method of computing the membrane potential and the sigmoid function by encapsulating the probability properties into relative delay between two pulses. Proposed architecture enables to integrate more than one hundred of neurons on a latest FPGA chip, which is thirteen times as many as conventional architecture. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.99 No.612,613 |
| ページ開始 | 23 |
| ページ終了 | 28 |
| キーワード（和） | FPGA |
| キーワード（英） | FPGA |
| 本文の言語 | JPN |
| 著者（和） | 大熊繁 |
| 著者（ヨミ） | オオクマシゲル |
| 著者（英） | Okuma Shigeru |
| 所属機関（和） | 名古屋産業科学研究所 |
| 所属機関（英） | Nagoya Industrial Science Research Institute |
| 著者（和） | 石黒章夫 |
| 著者（ヨミ） | イシグロアキオ |
| 著者（英） | Ishiguro Akio |
| 所属機関（和） | 名古屋大学 |
| 所属機関（英） | Nagoya University |
| 著者（和） | 川島毅 |
| 著者（ヨミ） | カワシマタケシ |
| 著者（英） | Kawashima Takeshi |
| 所属機関（和） | デンソー |
| 所属機関（英） | DENSO CORPORATION |