| No | 116594 |
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| 標題（和） | サンプルホールド回路を用いたPLL周波数シンセサイザの高速ロックアップに関する一検討 |
| 標題（英） | A Study of a Fast Settling PLL Frequency Synthesizer using a Sample and Hold Circuit |
| 研究会名（和） | 回路とシステム |
| 研究会名（英） | Circuits and Systems |
| 開催年月日 | 2000-01-19 |
| 終了年月日 | 2000-01-21 |
| 会議種別コード | 2 |
| 共催団体名（和） | |
| 資料番号 | CAS99-117 |
| 抄録（和） | 近年、移動体通信機器において局部発振器回路に用いるphase-locked loop(PLL)周波数シンセサイザのロックアップ時間(lock-up time)の短縮が求められおり、様々な方式が提案されている。本論文ではPLL周波数シンセサイザの構成要素の一つであるループフィルタ(loop filter)に注目し、この出力をサンプルホールド(sample and hold)する事により、出力信号のC/N比を損なわずに、ロックアップ時間の短縮を実現する方式を提案する。また、提案回路を試作し実験を行い、その検証を行う。 |
| 抄録（英） | Recently, in a phase-locked loop (PLL) frequency synthesizer which is used for a local oscillator of a mobile communication systems, it is necessary to increase the lock-up speed. In order to achieve this purpose, we propose a new design method of the PLL frequency synthesizer which has a sample and hold circuit between the loop filter and the voltage-controlled oscillator. The proposed circuit was constructed by using standard discrete parts, which was tested to confirm its performance. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.99 No.550,551,552 |
| ページ開始 | 49 |
| ページ終了 | 54 |
| キーワード（和） | サンプルホールド回路 |
| キーワード（英） | sample and hold circuit |
| 本文の言語 | JPN |
| 著者（和） | 関根慶太郎 |
| 著者（ヨミ） | セキネケイタロウ |
| 著者（英） | Sekine Keitaro |
| 所属機関（和） | 東京理科大学理工学部電気工学科 |
| 所属機関（英） | Faculty of Science and Technology, Science University of Tokyo |
| 著者（和） | 兵庫明 |
| 著者（ヨミ） | ヒョウゴアキラ |
| 著者（英） | Hyogo Akira |
| 所属機関（和） | 東京理科大学理工学部電気工学科 |
| 所属機関（英） | Faculty of Science and Technology, Science University of Tokyo |
| 著者（和） | 魚住俊弥 |
| 著者（ヨミ） | ウオズミトシヤ |
| 著者（英） | Uozumi Toshiya |
| 所属機関（和） | 東京理科大学理工学部電気工学科 |
| 所属機関（英） | Faculty of Science and Technology, Science University of Tokyo |