| No | 114365 |
|---|---|
| 標題（和） | F行列を用いたチップレベルの基板雑音解析法 |
| 標題（英） | Chip Level Analysis Method of Substrate Noise |
| 研究会名（和） | 集積回路 |
| 研究会名（英） | Integrated Circuits and Devices |
| 開催年月日 | 1999-09-20 |
| 終了年月日 | 1999-09-21 |
| 会議種別コード | 2 |
| 共催団体名（和） | 映像情報メディア学会 |
| 資料番号 | ICD99-147 |
| 抄録（和） | 高性能なAD混載LSIの設計のためにはチップレベルでの基板雑音解析が必要である。F行列を用いた基板等価回路モデルの作成法を考案し、このモデルを用いたチップの実装系を含んだ基板雑音の解析法を開発した。基板等価回路のノード数を精度の低下無く大幅に減らすことができる。この手法により、実用的な解析時間で、大規模なチップレベルの時間領域解析を可能にした. |
| 抄録（英） | In order to design highly accurate AD mixed-signal LSIs, chip level analysis of the substrate noise is required. We devised the metod to make a substrate equivalent circuit model with Fundamental matrix opreration and developed the analysis method of the substrate noise with parasitic effect of chip assemble. The number of nodes of the substrate equivalent circuit can be reduced without the loss of accuracy. These methods enable large transient analyses of the chip level substrate noise with reasonable analysis time. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.99 No.315,316 |
| ページ開始 | 1 |
| ページ終了 | 8 |
| キーワード（和） | 等価回路 |
| キーワード（英） | equivalent circuit |
| 本文の言語 | JPN |
| 著者（和） | 岩田穆 |
| 著者（ヨミ） | イワタアツシ |
| 著者（英） | Iwata Atsushi |
| 所属機関（和） | 広島大学工学部 |
| 所属機関（英） | Faculty of Engineering, Hiroshima University |
| 著者（和） | 森江隆 |
| 著者（ヨミ） | モリエタカシ |
| 著者（英） | Morie Takashi |
| 所属機関（和） | 広島大学工学部 |
| 所属機関（英） | Faculty of Engineering, Hiroshima University |
| 著者（和） | 永田真 |
| 著者（ヨミ） | ナガタマコト |
| 著者（英） | Nagata Makoto |
| 所属機関（和） | 広島大学工学部 |
| 所属機関（英） | Faculty of Engineering, Hiroshima University |
| 著者（和） | 村坂佳隆 |
| 著者（ヨミ） | ムラサカヨシタカ |
| 著者（英） | Murasaka Yoshitaka |
| 所属機関（和） | 広島大学工学部 |
| 所属機関（英） | Faculty of Engineering, Hiroshima University |