| No | 113656 |
|---|---|
| 標題（和） | ディジタルDLLにおけるディレイライン制御方式の検討 |
| 標題（英） | A Study of the Delay Line Control in the Digital Delay-Locked Loop |
| 研究会名（和） | ソサイエティ大会 |
| 研究会名（英） | Society Conference |
| 開催年月日 | 2000-09-30 |
| 終了年月日 | 2000-10-03 |
| 会議種別コード | 1 |
| 共催団体名（和） | |
| 資料番号 | C-12-12 |
| 抄録（和） | 我々はディジタルDLLにおいてジッタを低減する手法を提案する。この方式では、wave synchronous latch circuitを用いてfine delay lineとcoarse delay lineを制御している。シミュレーション結果からfine delay lineとcoarse delay lineが同時に変化する場合においても10ps程度の遅延時間分解能であることを示した。 |
| 抄録（英） | |
| 収録資料名（和） | 2000年電子情報通信学会ソサイエティ大会講演論文集(分冊1〜6) |
| 収録資料の巻号 | |
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| ページ終了 | |
| キーワード（和） | 分解能 |
| キーワード（英） | resolution |
| 本文の言語 | JPN |
| 著者（和） | 南公一郎 |
| 著者（ヨミ） | ミナミコウイチロウ |
| 著者（英） | Minami Koichiro |
| 所属機関（和） | 日本電気 |
| 所属機関（英） | NEC |
| 著者（和） | 水野正之 |
| 著者（ヨミ） | ミズノマサユキ |
| 著者（英） | Mizuno Masayuki |
| 所属機関（和） | 日本電気 |
| 所属機関（英） | NEC |
| 著者（和） | 山口博史 |
| 著者（ヨミ） | ヤマグチヒロシ |
| 著者（英） | Yamaguchi Hiroshi |
| 所属機関（和） | 日本電気 |
| 所属機関（英） | NEC |
| 著者（和） | 中野俊彦 |
| 著者（ヨミ） | ナカノトシヒコ |
| 著者（英） | Nakano Toshihiko |
| 所属機関（和） | 日本電気 |
| 所属機関（英） | NEC |
| 著者（和） | 松島祐介 |
| 著者（ヨミ） | マツシマユウスケ |
| 著者（英） | Matsushima Yusuke |
| 所属機関（和） | 日本電気 |
| 所属機関（英） | NEC |
| 著者（和） | 佐藤隆徳 |
| 著者（ヨミ） | サトウタカノリ |
| 著者（英） | Sato Takanori |
| 所属機関（和） | NECエンジニアリング |
| 所属機関（英） | NEC Engineering |
| 著者（和） | 住能和 |
| 著者（ヨミ） | スミヨシカズ |
| 著者（英） | Sumi Yoshikazu |
| 所属機関（和） | NEC情報システムズ |
| 所属機関（英） | NEC Informatec Systems |