講習会「ディジタル集積回路設計演習」が8月3日 から6日の4日間, 電子情報通信学会基礎・境界ソサ イエティ, システムと信号処理サブソサイエティ, VLSI設計技術研究専門委員会の主催で, 東工大VLSI設計室に於いて開催されました. 本講習会では, 講師の講演を聞くだけでなく, 受講者全員に設計の記 述・シミュレーション・合成を, 実際にワークステー ションを使って行なってもらい, ディジタル集積回路 設計を一通り体験して頂きました.
　受講者は, 学生40名, 社会人20名の計60名で, 関東近辺だけでなく, 北海道や九州からの参加も含め 日本全国から参加頂きました. 期間が４日間と比較的 長い講習会でしたが, 学生にとっては夏休み, 社会人 にとってはお盆休み前ということで, 双方にとって参 加しやすい時期だったのではないかと思います.
　初日は, 越智 裕之先生(広島市立大)によるVerilog 文法解説およびシミュレーション演習で, 実際の設計 に必要な仕様や実際の設計で陥りやすい間違いなどを, 講演と演習を通じ勉強しました. Verilogの予備知識 がない方でも, Verilogの概要をほぼ理解することが できました.
　二日目と三日目前半は, 小林 和淑先生(京大)によ る電卓のHDL設計・シミュレーション・合成, FPGA ボード上への実装で, シミュレーションで動作を 確認しながら簡単な記述から徐々に記述を追加し, 最 終的には２桁の加減算をおこなう電卓をFPGAボー ドで実現しました. 設計記述は, テキストなどを参考 に受講者に記述してもらうのですが, 正解記述を順次 配布することで一度つまずいても追いつくことができ るよう工夫されていること, FPGAボードで実際に 電卓の動作を確認ができるところが大変好評でした.
　三日目後半と最終日は, 池田 誠先生(東大)によるLSI の配置配線で, FPGAボード上に実現した電卓 の記述を用い, LSIの配置配線を体験しました. 配 置配線はツールが複雑で巨大なため, 計算機パワーな どの点で辛い部分もありましたが, 配置配線の全体の 流れを大体理解できました.
　受講者のアンケートでは, 半数以上の方から講習内 容をぼぼ理解し, ほとんどの方から講習会に満足した との回答頂きました. 研究や仕事に役立てようという 目的意識を持って参加された方が多く, エディタの使 い方など計算機を扱う上で基本的な部分は大半の受講 者が理解しており, 効率的, 効果的な講習会となった と思います.
　受講者数は当初, 部屋や機材等の関係で定員50名 としていましたが, 問い合わせも多く参加締切前に定 員を越える申し込みを頂きましたので, ぎりぎり受け 入れ可能な60名に先着順で受講して頂くこととしま した. 受講申し込みを締め切った後もお問い合わせな どを頂きましたが, 残念ながらお断りするということ になりました. 受講を希望されながら受講できなかっ た方にはお詫び申し上げます. この種の演習付の講習 会を行なうことには, 部屋の大きさ, 計算機の能力, ソフトウエアのライセンスなどの関係で, 困難が付き まといますが, 全国から多数の参加者があったことや アンケートの結果からも, ニーズの高さがわかります ので, 今後もできる限りこのような講習会を企画して いきたいと思います.
　最後になりますが, 本講習会に協賛頂きましたVDEC (大規模集積システム設計教育研究センター), 参 加受付をして頂きました九大安浦研, 会場・設備を提 供頂きました東工大VLSI設計室など, 皆様の多大 な御協力のお蔭で本講習会が実現したことを御報告さ せて頂くとともに, 御協力頂いた皆様に心よりお礼申 上げます. ありがとうございました.