平成11年3月27日に1999年総合全国大会(慶応義塾大学日吉キャンパス)に おいて「大学における集積回路設計に適した設計フローのあり方と相互協調 -- VDEC を通じた集積システムの設計から試作・テストまで --」と題するパネル討論を行った.
　東京大学大規模集積システム設計教育研究センター(VDEC)が設置されて３年経ち, 我が国の集積回路設計教育は飛躍的に改善されてきた. 本パネルでは, VDECの ３年間の実質的な活動を支えてきた若い研究者の方々に, 現状の分析と将来への 課題を議論していただいた. 会場には１００名程の聴衆が集まってくださり, この 問題への関心の高さが示された.
　まず, 第１部ではパネリストからの現状の報告をそれぞれ１５分で話していただいた.

• 池田(東大VDEC): VDECの３年間の活動概要.
• 川人(豊橋技科大): アナログ・デジタル混載設計例とアナログ回路ライブラリへの努力.
• 小林(京大): 設計フローの現状と問題点および試作後の評価の現状.
• 永田(広大): アナログ回路の設計フローの現状.
• 小谷(東北大・東大VDEC): アナログ設計資産の再利用のための提案.
• 石原(九大): デジタル設計のためのスタンダードセルライブラリ開発の現状.
• 越智(広島市大): CADツールの現状と今後の方向性.
• 小出(広大): 設計者およびツール利用者へのアンケート結果.

• 現在のVDECの仕組みは, 設計, ツール, 回路, デバイス・プロセスの技術全体が透明に見えるしくみとして意義が大きい. 今後はプロセスの統一とその情報の開示を進めるべきである.
• VDEC発の情報を出すことが大切である. 設計資産, 設計フロー, ツールなど何でも良い. 例えばSSCCで３年後に１０件論文を通す位の目標を置いてはどうか. CAD関係者にも設計体験をさせ, VDEC製のツールを出すのも次の目標である.
• アーキテクチャ関係者の利用が少ない. 利用しにくいのではないか. アーキテクチャ側の人々の参入を期待するとともに, 障害(主にツールや物理設計の知識の必要性)を取り除く努力も必要である. ピン数やチップ面積が足りないからアーキテクチャの評価の目的には利用しにくいという声も有るが, 現在の範囲内で利用しようとする努力も必要であろう.
• 試作しても作りっぱなしは良くない. 必ずテストする癖をつけるべきである. このためには, テスタの利用環境の整備が緊急の課題である. 拠点校のテスタを利用しやすくする努力とともに拠点校に行かなくても簡単にテストできる安価な簡易テストの仕組みを作ることも必要であろう.
• VDECのお金で, 学生の大学間の交流(2-3ヶ月別の大学で修業する)の仕組みを作れないか? また, 若手の会のような活動をさらに推進するべきであるがその資金をどのように確保するかが問題である. IPアワードのような仕組みを積極的に利用した資金調達も考える必要がある. 大学院生や若手教官が, 自分たちで作るVDECという意識をもっと持つべきである. ネットワーク上のコミュニケーションをもっと円滑化する工夫も同時に行う必要がある.
• 初心者がすぐ使えるツールが必要である. ベンダーのマニュアルと講習会では不十分であり, 簡単に最低限のことができる教科書が欲しい. また, 設計フローをドキュメント化することで, 後からやる人の良い指導資料を蓄積することが重要である.
• 現在のボランティアベースだけの運営では限界が有る. 特別に働いた学生や教官に報酬が出せる仕組みが必要である. また, ユーザーも積極的に技術力アップのためにライブラリ作成などに手を出して欲しい.
• 教育での利用においては, その問題点(資金, 数量, 時間, 指導方法など)を整理して議論することが必要である.
• 産業界との交流においては, 「何か試作してみたいが, 何を設計すればいいかわからない」という大学の戸惑いに対し, 「企業側からテーマを出す」ことも考えられる. 試作されたチップに対してメーカ側から「ダメだ」と評価するだけでなく, 「どこがダメなのか」まで踏み込んだコメントが欲しい.