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DB info
市村英也, 佐藤信宏, 加藤陽介, 小原仁,"VHDL記述の最適化によるBenes網の並列制御回路の性能評価",
信学技報 CS2012-81, pp. 59-64, 2012年12月.
Hiedya Ichimura, Nobuhiro Sato, Yousuke Kato and Hitoshi Obara,
"Performance of Parallel Control Circuit for Benes Networks with Optimized VHDL Description,"
IEICE Tech. Rep., CS2012-81, pp. 59-64, Dec. 2012.
資料番号: CS2012-81, IE2012-95
pLaTeX format
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\bibitem{cs2012-81}
市村英也, 佐藤信宏, 加藤陽介, 小原仁,
``VHDL記述の最適化によるBenes網の並列制御回路の性能評価'',
信学技報 CS2012-81, pp.~59-64, 2012年12月.
\bibitem{cs2012-81}
Hiedya~Ichimura, Nobuhiro~Sato, Yousuke~Kato and Hitoshi~Obara,
``Performance of Parallel Control Circuit for Benes Networks with Optimized VHDL Description,''
{\em IEICE Tech. Rep.}, CS2012-81, pp.~59-64, Dec. 2012.
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