VLD研究会の紹介
最近の VLSI (Very Large Scale Integration、 超大規模集積回路) 技術の発展には目覚ましいものがあります。これに伴 い、VLSI チップの設計はますます複雑化、大規模化し、VLSI 設計に おける諸問題に総合的に取り組むことが不可欠となっています。本研 究会では、VLSIに関する設計技術について、基礎研究から新規応用分 野への展開をも考えた幅広い研究活動を通して、社会に貢献していく ことを使命としております。
今後の VLSI とくに情報システム全体を 1 チップに集積したシステ ム LSI を設計する上では、ディジタル/アナログ混載技術やソフトウ エア技術など、様々な技術の融合が不可欠です。本研究会では、VLSI 応用としての並列・分散アルゴリズムや VLSI 設計のための方法論、 システムレベル設計からレイアウト設計に至る、各種の設計自動化 (Electronic Design Automation、 EDA)手法および計算機援用設計 (Computer Aided Design、 CAD) 手法、さらに、それらを支える基本 アルゴリズム及びデータ構造を対象分野として幅広く研究者が集まり 活発な議論をしています。また、特集テーマを設けて、本学会内の 「コンピュータシステム研究会」、「回路とシステム研究会」、 「ディジタル信号処理研究会」、「数理システムと応用研究会」、 「リコンフィギュラブル研究会」、「集積回路 研究会」、「ディペンダブルコンピューティング研究会」との連携は もとより、情報処理学会の「システムとLSIの設計技術研究会」、 「システム・アーキテクチャ研究会」、 IEEE CEDA All Japan Joint Chapterとも協力関係をを持ちつつ、 研究会の活性化を行っています。
具体的に取り扱う主要研究分野は以下の通りです。
  • VLSI 設計方法論
  • VLSI アーキテクチャ・設計事例
  • ハードウエア/ソフトウエア協調設計
  • 設計環境
  • 設計言語
  • 機能合成
  • 論理合成
  • 低消費電力設計
  • シミュレーション・モデリング (システムレベル、機能、論理、回路、プロセス、デバイス等)
  • ハードウエア/ソフトウエア協調シミュレーション
  • 形式検証
  • タイミング検証
  • Design For Testability (テストパターン生成, テスト容易化設計)
  • フロアプラン、 配置、概略配線、 詳細配線
  • レイアウト検証
  • 回路設計
  • アナログ回路・レイアウト合成
  • セル/モジュール設計
  • CAD フレームワーク
  • プロセス微細化対応設計手法
  • 3次元LSI設計
  • PCB・パッケージ設計
  • リソグラフィCAD
  • その他 VLSI 設計と CAD アルゴリズムに関連する分野