デザインガイアプログラム
★ＶＬＳＩ設計技術研究会（ＶＬＤ）
専門委員長 小野寺秀俊 副委員長 三橋隆
幹事 若林一敏・石浦菜岐佐
★集積回路研究会（ＩＣＤ）
専門委員長 喜多川儀久 副委員長 岩村淳
幹事 道山淳児・川嶋将一郎 幹事補佐 北村美宏
★コンピュータシステム研究会（ＣＰＳＹ）
専門委員長 平木敬 副委員長 山口喜教・木村康則
幹事 佐藤周行・加藤聡彦
★フォールトトレラントシステム研究会（ＦＴＳ）
専門委員長 伊藤秀男 副委員長 中村英夫
幹事 小川聰・安永守利
日時: 11月29日(水) 13:10〜17:45
30日(木) 8:30〜18:10
会場: ラフォーレ琵琶湖（滋賀県守山市今浜町十軒家2876，
JR京都駅からJR湖西線堅田（かたた）駅（25分）下車，
タクシーまたはホテル送迎バスで10分．
詳細はhttp://www.laforet.co.jp/biwako/参照．
TEL：077-585-3811）
議題 デザインガイア 2000
−VLSI 設計の新しい大地を考える研究会−
29日午後 大会議室
１. [招待講演] 量子計算の科学 今井浩（東大）
２. [パネル討論] 21世紀のSoC産業を創出する次世代設計技術
モデレータ 安浦寛人（九大）
(1) 基調講演：村岡道明（STARC）
(2) パネル討論:
・村岡道明（STARC） 「SoC全般の設計手法」
・石井忠俊（東芝） 「システムレベル設計手法」
・若林一敏（NEC） 「動作レベルのIPの設計手法」
・小野洋彦（NEC） 「組込みソフトウエアの設計手法」
・末吉敏則（熊本大）「今後のHW/SW協調設計手法」
30日 会議室(1)
−VLSI の設計/検証/テストおよび一般− [トラック1]
(VLD/ICD/FTS共催)
30日午前
１. CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解
析手法 ○西本周二・築山修治（中央大）・田中正和・
福井 正博（松下電器）
２. パスバランス回路における遅延不確かさの統計的解析
○橋本昌宜・小野寺秀俊（京大）
３. EBテスタを用いた論理ゲート遅延ばらつき測定手法の検討
○李翔・小林和淑・小野寺秀俊（京大）
４. 静的基板バイアス印加ドミノCMOS回路における待機時電源切断
○秋濃俊郎（近畿大）
５. 低電圧動作を視野にいれた高速演算用回路方式ASDLの提案
瀧和男・○池見憲一・尾形敏郎・八木幹夫（神戸大）・
北村清志（エイ・アイ・エル）
６. しきい論理に基づく再構成可能デバイスの可変論理部
○青山一生・澤田宏・名古屋彰（NTT）・
中島和生（University of Maryland）
７. Virtual Socket Architecture を用いた Embedded DRAM の設
計手法 ○天野照彦・山内忠昭・木下充矢・堂阪勝巳・
有本和民（三菱電機）
８. 局所演算性に基づくDynamic-Storage形 Logic-in-Memory VLSI
の構成 ○木村啓明・羽生貴弘・亀山充隆（東北大）
30日午後
９. 非同期式動的再構成可能LSIによる自己複製回路
○小西隆介・伊藤秀之・中田広・塩澤恒道・稲森稔・
名古屋彰（NTT）
10. 自律的再構成可能なハードウェアにおける試験方式の検討
○坪井秀幸・小林英史・塩澤恒道・永見康一・
名古屋彰（NTT）
11. 逐次的ルーティングに基づく多項式時間のアレー再構成
◯重井徳貴（島根大）・宮島廣美（鹿児島大）
12. リコンフィギャラブルロジックにおけるLUTの最適粒度に関す
る一検討 ○飯田全広・末吉敏則（熊本大）
13. 機能メモリを使用したプロセッサの面積/遅延見積もり手法
○余傳達彦・戸川望・柳澤政生・大附辰夫（早大）
14. 機能メモリを使用したプロセッサを対象とするハードウェア/
ソフトウェア協調合成システム ○涌井達彦・戸川望・
柳澤政生・大附 辰夫（早大）
15. コアベースシステムLSIにおけるプログラムメモリの電力削減
手法 ○石原亨・浅田 邦博（東大）
16. 変数の有効ビット幅とアクセス頻度を考慮したシステムのデー
タパス幅の最適化手法 ○ウッディン モハマド メスバ・
山下源・曹ユン・安浦寛人（九大）
17. 大規模スーパースカラプロセッサ向け命令発行機構
○佐藤寿倫・中村佑介・有田五次郎（九工大）
18. コデザイン環境におけるメタ記述からのハードウェア／ソフト
ウェアコジェネレーション
○エコー ファジャル ヌルプラセティヨー・山下源・
曹ユン・安浦 寛人（九大）
19. 特定用途向けDSP用リターゲッタブルコンパイラによるデータ
パス指向協調設計手法 ○渡辺辰雄・石浦菜岐佐（阪大）
20. C言語を用いた音声認識・学習LSIの設計と実現について
○中村一博（奈良先端大）・朱強 (富士通研）・
丸岡新治（日立）・堀山貴史・木村晋二・
渡邉勝正（奈良先端大）
30日 会議室(2)
−VLSI の設計/検証/テストおよび一般− [トラック2]
(VLD/ICD/FTS共催)
30日午前
１. 非同期式浮動小数点加減算回路の構成と評価
○福田伸樹・小沢基一・南谷崇（東大）
２. 細粒度パイプライン構成に適した非同期式RTL設計モデル
○今井雅・南谷 崇（東大）
３. Verification of Timing Constraints for Fine-Grain
Pipelined Asynchronous Data-Path Circuits
○Metehan Ozcan・Katsuki Motoyama・
Takashi Nanya (University of Tokyo)
４. 星状抽象ペトリネットの解析に関する研究
○北井智也・米田 友洋（東工大）
５. 擬似クロネッカ決定グラフを用いたFPGAの設計法
笹尾勤・○栗元憲一・松浦 宗寛（九工大）
６. 関数分解を用いたLUT型FPGA用ブーリアンマッチングアルゴリ
ズムについて ○松永裕介（富士通研）
７. TDMによる多出力LUT回路網の実現法
笹尾勤・○松浦宗寛（九工大）・井口幸洋（明治大）
８. LUTアレイ型PLDの設計と試作
○冨田明彦・杉本成範・泉知論・中村行宏（京大）
30日午後
９. Rectangle covering を用いたタイミング制約生成手法
○松永多苗子・松永 裕介（富士通研）
10. クロック木構成を考慮したクラスタ分割による高速クロックス
ケジューリング手法 ○斉藤誠・東昌秋・高橋篤司（東工大）
11. 準同期式設計法を用いたプロセッサ設計 ○大戸友博・
石島誠一郎・内海哲章・畔上謙吾・高橋篤司（東工大）
12. シフトベクトルを考慮したコンパクトなテストデータの生成手
法 ○戸田隆宏・篠木剛・林照峯・高瀬治彦・北英彦（三重大）
13. 単一縮退故障用組合せテスト生成アルゴリズムを用いた無閉路
順序回路のテスト生成 ○市原英行・井上智生・
田村秋雄（広島市大）
14. SPIRIT: A High Robust Combinational Test Generation
Algorithm ◯Emil Gizdarski (University of Rousse)・
Hideo Fujiwara（奈良先端大）
15. 単一故障仮定のもとで組合せテスト生成複雑度をもつ順序回路
のクラス ◯井上美智子（奈良先端大）・Emil Gizdarski
(University of Rousse)・藤原秀雄（奈良先端大）
16. Analyzing Path Delay Fault Testability of RTL Data
Paths: A Non-Scan Approach ◯Md. Altaf-Ul-Amin・
Satosh Ohtake・Hideo Fujiwara（奈良先端大）
17. レイアウトからの逐次回路抽出によるEB自動故障追跡法
○三浦克介・中前幸治・藤岡弘（阪大）
18. BIST指向 n検出TPGの提案 〇市野憲一・斎藤貴之・
浅川毅・福本聡・岩崎一彦（都立大）・梶原誠司（九工大）
19. 強可検査性に基づくテスト容易化高位合成
○和田弘樹・増澤利光・藤原秀雄（奈良先端大）
20. 連続可検査性に基づくコアベース・システムオンチップのテス
ト容易化設計について ◯米田友和・藤原秀雄（奈良先端大）
30日 会議室(3)
30日午前
−プロセッサ・アーキテクチャおよび一般− (ARC)
8:30-10:10 ネットワークアーキテクチャ /Cache Architecture
１. LASN用 10Gbps/port 8x8 ネットワークスイッチ: RHiNET-3/SW
○ 西宏章（新情報）・上野龍一郎（慶応義塾大学）・
多昌廣治（Synergetech）・稲沢悟（日立CS）・
西村信治（新情報光インターコネクション日立研）・
工藤知宏（新情報）・天野英晴（慶応義塾大学）
２. 高速性と柔軟性を併せ持つネットワークインタフェース用チッ
プ: Martini ○ 山本淳二・田邊昇・西宏章（新情報）・
土屋潤一郎・渡辺幸之介（慶應大）・今城英樹・
上嶋利明・金野英俊・寺川博昭・慶光院利映（日立IT）・
工藤知宏（新情報）・天野英晴（慶應大）
３. 実行履歴に基づいた低電力命令キャッシュ向けタグ比較回数削
減手法 ○井上弘士・村上和彰（九大）
４. 投機的データプリフェッチを行なうキャッシュの一考察
○村上和希・弘中哲夫・吉田典可（広島市大）
10:20-12:00 プロセッサ アーキテクチャ
５. PARSプログラミングモデルとPARSアーキテクチャの提案
○谷川一哉・弘中哲夫・吉田典可（広島市大）
６. VLDPプロセッサに適したロードストアユニット構成
○入江英嗣・安島雄一郎・辻秀典・坂井修一・田中英彦（東大）
７. メモリレイテンシ隠蔽アーキテクチャSCALT
○宮坂和幸・清水尚彦・孕石裕昭（東海大学）
８. 非数値計算プログラムにおけるスレッドレベル並列性の限界
○加納正晃・ 小林良太郎・ 安藤秀樹・島田俊夫（名大）
−システム設計とCAD技術および一般− (CPSY/SLDM共催)
30日午後
１. ＣＯＳＭＯＳプロセッサにおける最適化の有効性
○山本 季之・佐藤 寿倫・有田 五次郎（九工大）
２. 頻繁な値の局所性を考慮したデータ値予測機構のハードウエア
量削減 ○佐藤 寿倫・有田 五次郎（九工大）
３. 二分決定グラフを用いた論理開数の分離的非単純分解アルゴリ
ズム ○甲斐 斉・侭田 佳幸・高木 一義・高木 直史（名大）
４. バッファ挿入を考慮した概略配線とフロアプランを同時に求め
るフロアプランニング手法 ○中矢 真吾・
若林 真一（広島大学）・小出 哲士（東京大学）
５. 再構成可能部を持つJavaプロセッサにおけるハードウェアJIT
機構について ○鬼頭 秀明・高木 一義（名大）・
木村 晋二（奈良先端大）・高木 直史（名大）
◆29日は情報処理学会；計算機アーキテクチャ研究会，システム
LSI設計技術研究会共催
◆30日のCPSY研究会は情報処理学会；システムLSI設計技術研究会
共催
◎本研究会の最新情報については，VLD研究会のホームページ
http://www.ieice.org/~vld/ を御覧下さい．
◎30日8:30〜12:00に情報処理学会；計算機アーキテクチャ研究会
が開催されます．
◎27日〜29日午前まで，第二種研究会「第4回システムLSI琵琶湖
ワークショップ」が同所にて開催されます．26日午前の招待講
演は無料で聴講できます．詳細は，
http://www.ieice.org/es/icd/jpn/biwako_J.html を御覧下さ
い.
◎29日の夜，懇親会（会費5,000円）を開催致しますので，是非
御参加下さい．参加御希望の方は，11月6日までに，
http://www.elc.ees.saitama-u.ac.jp/SLDM/GAIA/banquet.html
よりお申し込み頂くか，氏名，所属，連絡先を明記して下記ま
で御連絡下さい．
伊藤和人（埼玉大学）
E-mail: kazuhito@ees.saitama-u.ac.jp
Tel: [048] 858-3731，Fax: [048] 858-0940
◎期間中の宿泊，食事については，琵琶湖ワークショップのホーム
ページ http://www.ieice.org/biwakows/hotel.html を御覧下さ
い．ホテル近辺には他に食事場所はございません．宿泊されない
方も本情報を一覧下さい．
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VLSI設計技術研究会(VLD)のページへ
Claims to: ishiura@ss.titech.ac.jp