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VLSI設計技術研究会 (VLD) (検索条件: 2017年度)
「from:2017-05-10 to:2017-05-10」による検索結果
| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| VLD, IPSJ-SLDM (連催) |
2017-05-10 13:30 |
福岡 | 北九州国際会議場 | RTL設計時のECOのためのテンプレートを用いたC記述合成手法 ○王 勤浩・木村悠介・ガラバギ アミル マスード・藤田昌宏（東大）  VLD2017-1 |
C言語ベース設計において、レジスタ転送レベル（RTL）設計時にエンジニアリング・チェンジ・オーダー（ECO）が発生し、論... [more] | VLD2017-1 pp.1-6 |
| VLD, IPSJ-SLDM (連催) |
2017-05-10 15:00 |
福岡 | 北九州国際会議場 | クラスタリングを用いたレイアウトパターン分類の一手法 ○石野修平・長谷川 充・藤吉邦洋（東京農工大） VLD2017-2 |
集積回路のレイアウト設計はデザインルールを順守して行われるが、微細加工が進んだために、露光の際に問題が発生する可能性が高... [more] | VLD2017-2 pp.7-12 |
| VLD, IPSJ-SLDM (連催) |
2017-05-10 16:05 |
福岡 | 北九州国際会議場 | ［招待講演］IEEE CEDA 日本チャプター発足とその役割 ○高橋篤司（東工大） VLD2017-3 |
日本におけるEDA分野の更なる活性化を目的として，IEEE the Council on Electronic Desi... [more] | VLD2017-3 pp.13-16 |
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