講演抄録/キーワード |
講演名 |
2018-02-20 09:55
コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法 ○竹内勇希・武田 俊・細川利典・山崎紘史(日大)・吉村正義(京都産大) DC2017-78 |
抄録 |
(和) |
VLSIのテストコストを削減するためには,テストパターン数を削減することが必要である.特に動的テスト圧縮の効率を高めるために,レジスタ転送レベルにおけるテスト容易化設計法が重要である.本論文では,実速度スキャンテストにおける遷移故障テストパターン数を削減するために,演算器並列テストのためのテストレジスタ割当て法を提案し,演算器並列テストを可能にするためのコントローラ拡大をテスト容易化設計として用いる.コントローラ拡大適用後の回路は演算器並列テストが可能なため,動的テスト圧縮の効率が高まることが期待できる.高位レベルのベンチマーク回路に対する実験結果は平均0.45%の面積オーバーヘッドでテストパターン数を7.35%削減したことを示す. |
(英) |
It is required to reduce the number of test patterns to reduce test cost for VLSIs. Especially, design-for-testability methods at register transfer level are important to enhance the efficiency of dynamic test compaction. In this paper, we propose a test register assignment method for concurrent operational unit testing to reduce the number of test patterns for transition faults on at-speed scan testing, and use controller augmentation as our design-for-testability method to enable the concurrent testing. It is expected that the efficiency of dynamic test compaction becomes high since concurrent operational unit testing can be executed for circuits which controller augmentation is applied. Experimental results for high-level benchmark circuits show that the number of test patterns was reduced by 7.35% with 0.45% rea overhead on average. |
キーワード |
(和) |
テストレジスタ割当て / コントローラ拡大 / 無効テスト状態 / テストスケジューリング / / / / |
(英) |
test register assignment / controller augmentation / invaild test states / test scheduling / / / / |
文献情報 |
信学技報, vol. 117, no. 444, DC2017-78, pp. 7-12, 2018年2月. |
資料番号 |
DC2017-78 |
発行日 |
2018-02-13 (DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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DC2017-78 |