講演抄録/キーワード |
講演名 |
2018-01-18 11:05
3次元DRAM-プロセッサ積層の温度と性能 ○丹羽直也・十時知滉・松谷宏紀(慶大)・鯉渕道紘(NII)・天野英晴(慶大) VLD2017-66 CPSY2017-110 RECONF2017-54 |
抄録 |
(和) |
本報告では,チップの3次元積層におけるDRAM統合の性能および温度の評価を行う.
HotSpot 6.0の評価結果より,DRAMおよびL2キャッシュは発熱が小さいため温度上昇への影響は限定的である.
一方,プロセッサコアとL1キャッシュの発熱は大きいため,
垂直方向に複数個のプロセッサコアが重なるレイアウトとならないように積層することが重要であることが分かった.
次に,gem5フルシステムシミュレーションを行った結果,NAS Parallel Benchmarkのアプリケーションでは,
DRAM,L2キャッシュ, プロセッサコアのレイアウトによる影響は限定的であり,
レイアウトを設計する際には通信遅延よりも温度上昇を抑えることを優先し,
プロセッサコアを分散させた方が良いことがわかった.
一方,本報告で用いた3次元積層チップの性能向上には,温度制約を緩和する目的で,
空冷ではなく油浸環境で実行することが極めて重要であることが分かった.
これらは先行研究の結果を追認するものである. |
(英) |
(Not available yet) |
キーワード |
(和) |
温度 / 3次元積層 / 液浸冷却 / DRAM混載 / マルチコアプロセッサ / / / |
(英) |
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文献情報 |
信学技報, vol. 117, no. 378, CPSY2017-110, pp. 25-29, 2018年1月. |
資料番号 |
CPSY2017-110 |
発行日 |
2018-01-11 (VLD, CPSY, RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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