講演抄録/キーワード |
講演名 |
2017-12-15 15:30
FPGAの自己テストのためのTDCを用いたテストクロック観測手法の検討 ○三宅庸資・佐藤康夫・梶原誠司(九工大) DC2017-75 |
抄録 |
(和) |
FPGAの自己テストによるフィールド高信頼化のため,論理BISTと可変なテストクロックを組み合わせた遅延測定手法が提案されている.チップ内部で生成する可変テストクロックの精度は,オシロスコープ等を用いて外部で信号を観測することで評価・確認できるが,外部機器によるクロック精度評価には,オシロスコープ自身やプローブ等の測定機器に起因する誤差など,いくつかの問題がある.また,製造した全てのチップに対して精度評価する場合には,オシロスコープを用いた観測は現実的ではない.そのため,可変テストクロックの精度保証には,チップ内部で生成クロックを観測することが望まれる.本論文では,FPGAで実現可能なTDC(Time-to-Digital Converter)回路を用いて,論理BISTに用いるテストクロックの観測手法について提案する.また,FPGAの遅延測定における可変なテストクロックの精度評価を行い,提案手法の妥当性について検討する. |
(英) |
A delay measurement method combining a logic BIST with a variable test clock has been proposed to improve field reliability by self-testing in FPGAs. Although an external observation with an oscilloscope has been used for evaluation of the variable test clock, there are some problems with the external observation, such as errors of the oscilloscope itself or measurement instruments. Furthermore, it is impractical to guarantee accuracy of the variable test clock based on the external observation for all fabricated chips. In order to guarantee the accuracy, it is necessary to observe the generated clock in the chip. This paper proposes a test clock observation method using a TDC (Time-to-Digital Converter) circuit that can be implemented on FPGAs, and then evaluates its effectiveness using Altera Cyclone IV FPGA. This paper also discusses an accuracy evaluation of the variable test clock for delay measurement in FPGAs by using the proposed observation method. |
キーワード |
(和) |
FPGA / 自己テスト / 遅延テスト / 可変テストクロック / Time-to-Digital Converter / / / |
(英) |
FPGA / Built-In Self-Test / Delay testing / Variable test clock / Time-to-Digital Converter / / / |
文献情報 |
信学技報, vol. 117, no. 359, DC2017-75, pp. 37-42, 2017年12月. |
資料番号 |
DC2017-75 |
発行日 |
2017-12-08 (DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
DC2017-75 |