講演抄録/キーワード |
講演名 |
2017-04-20 16:10
[招待講演]A 512Gb 3b/Cell Flash Memory on 64-Word-Line-Layer BiCS Technology ○Ryuji Yamashita・Sagar Magia(WDC)・Tsutomu Higuchi・Kazuhide Yoneya・Toshio Yamamura(Toshiba)・Hiroyuki Mizukoshi・Shingo Zaitsu・Minoru Yamashita・Shunichi Toyama・Norihiro Kamae・Juan Lee・Shuo Chen・Jiawei Tao・William Mak・Xiaohua Zhang(WDC) ICD2017-9 エレソ技報アーカイブへのリンク:ICD2017-9 |
抄録 |
(和) |
64ワードライン層BiCS技術による512Gb 3b/cellフラッシュメモリーを開発した。Four-block-EOCデコード方式によりロウ・デコーダー面積を18%小さくできた。これはチップ面積の約1.3%に相当する。またその他のレイアウト技術と併せて、チップ面積132mm2、ビット密度3.88Gb/mm2を実現した。SBL電流センス方式により8KB pageで64μsのtRを実現した。これは従来の16KB pageのABL電流センス方式より20%短い。USP動作により、しきい値電圧ウィンドウを15%広げることができ、信頼性を著しく改善させた。この3Dフラッシュ技術により、ビット密度・コスト・性能・信頼性の面で市場の要求を満たせることが確認できた。 |
(英) |
A 512Gb 3b/cell flash has been developed on a 64-WL-layer BiCS technology. By using a four-block-EOC row decoding approach, row decoder area is reduced by 18%, which translates to a 1.3% die size reduction. With additional layout area reduction techniques, a 132mm2 die size and 3.88Gb/mm2 bit density have been achieved. SBL current sensing achieved a 64μs tR with an 8KB page size, which is 20% less than a conventional 16KB-page ABL. USP operation expanded the Vt window by 15%, which has significantly improved endurance and reliability. This work confirms that it is possible to meet market requirements for bit density, cost, performance, and reliability with this 3D-flash technology. |
キーワード |
(和) |
3Dフラッシュ / BiCS / 64ワードライン層 / NANDフラッシュメモリー / 不揮発性メモリー / / / |
(英) |
3D-flash / BiCS / 64-word-line-layer / NAND flash memory / Non-volatile memory / / / |
文献情報 |
信学技報, vol. 117, no. 9, ICD2017-9, pp. 45-50, 2017年4月. |
資料番号 |
ICD2017-9 |
発行日 |
2017-04-13 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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