講演抄録/キーワード |
講演名 |
2016-11-28 15:30
PLC命令列の高位合成によるハードウェア化 ○石垣良樹・田中 佑・藤枝直輝・市川周一(豊橋技科大) RECONF2016-43 |
抄録 |
(和) |
知的財産保護のため,プログラマブルロジックコントローラ(PLC)の命令列を
保護・隠蔽する技術が求められており,命令列のハードウェア化はその1つである.
本稿では,Vivado HLS を用いた高位合成によってPLC命令列をハードウェア化し,実装・評価を行った.
Vivado HLS は指示句を与えることによって生成する回路を制御可能である.
いくつかの回路を生成し,指示句なしの回路と比較した結果,
実行時間はパイプライン化によって最大で 2 % 減少し,
回路規模は演算器共有によって最大で 44 % 減少した. |
(英) |
The hardware implementation of instruction sequence
is a method to conceal and to protect the intellectual property.
In this study, PLC instructions are synthesized, implemented, and evaluated
with Xilinx FPGA and Vivado HLS.
The derived designs can be controlled by the directives of Vivado HLS.
The reduction of latency was maximally 2% with pipelining,
while the logic scale was reduced to 56% of the original by sharing arithmetic units. |
キーワード |
(和) |
プログラマブルロジックコントローラ / PLC / 高位合成 / HLS / ハードウェア化 / FPGA / / |
(英) |
Programmable Logic Controller / High Level Synthesis / Hardware Implementation / FPGA / / / / |
文献情報 |
信学技報, vol. 116, no. 332, RECONF2016-43, pp. 19-24, 2016年11月. |
資料番号 |
RECONF2016-43 |
発行日 |
2016-11-21 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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RECONF2016-43 |