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講演抄録/キーワード
講演名 2016-11-28 14:15
TCADシミュレーションを用いたFDSOIプロセスの耐ソフトエラー回路構造の検討
山田晃大丸岡晴喜梅原成宏古田 潤小林和淑京都工繊大
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抄録 (和) 集積回路はムーアの法則に従って微細化してきたが,それに伴いソフトエラーに
よる信頼性の低下が問題となっている.既にソフトエラーの対策として,三重化を用いた冗長化回路は有効であるが,面積や遅延時間,消費電力が増加する.冗長化によらない対策が必要とされているため,FDSOIプロセスにおける非冗長化ラッチのソフトエラー耐性を評価する.TCADシミュレーションを用いて,PMOSトランジスタや容量を追加したラッチのソフトエラー耐性を評価した.PMOSパストランジスタを追加したラッチは,LETが60mev である粒子を照射した場合でも保持値が反転せず,宇宙でも利用可能なソフトエラー耐性であることが判明した. 
(英) According to the Moore's law, LSIs are miniaturized and the
reliability of LSIs is degraded. To improve the tolerance of
FFs against soft errors, several redundant FFs are effective
countermeasures. However, redundant FFs have large
area, delay and power overheads. Non-redundant FF structures with higher
soft-error resilience are needed. In this paper, we evaluate
non-redundant FF structures in an FDSOI process to prevent soft errors. We evaluate soft error rates of latches with additional components such as capacitors or PMOS
pass-transistors by TCAD simulations. Even by a particle hit with LET
of 60 mev, the stored value of the latch with PMOS
pass-transistors is not upset. Thus, the latch has enough tolerance to
use even if in outer space.
キーワード (和) ソフトエラー / TCADシミュレーション / FDSOI / 耐放射線ラッチ / パストランジスタ / / /  
(英) Soft error / TCAD simulations / FDSOI / Radiation-hardened latch / Pass-transistor / / /  
文献情報 信学技報, vol. 116, no. 330, VLD2016-49, pp. 31-36, 2016年11月.
資料番号 VLD2016-49 
発行日 2016-11-21 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC CPSY RECONF CPM ICD IE  
開催期間 2016-11-28 - 2016-11-30 
開催地(和) 立命館大学大阪いばらきキャンパス 
開催地(英) Ritsumeikan University, Osaka Ibaraki Campus 
テーマ(和) デザインガイア2016 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2016 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2016-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE 
本文の言語 日本語 
タイトル(和) TCADシミュレーションを用いたFDSOIプロセスの耐ソフトエラー回路構造の検討 
サブタイトル(和)  
タイトル(英) Evaluation of Radiation-Hard Circuit Structures in a FDSOI Process by TCAD Simulations 
サブタイトル(英)  
キーワード(1)(和/英) ソフトエラー / Soft error  
キーワード(2)(和/英) TCADシミュレーション / TCAD simulations  
キーワード(3)(和/英) FDSOI / FDSOI  
キーワード(4)(和/英) 耐放射線ラッチ / Radiation-hardened latch  
キーワード(5)(和/英) パストランジスタ / Pass-transistor  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 山田 晃大 / Kodai Yamada / ヤマダ コウダイ
第1著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第2著者 氏名(和/英/ヨミ) 丸岡 晴喜 / Haruki Maruoka / マルオカ ハルキ
第2著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第3著者 氏名(和/英/ヨミ) 梅原 成宏 / Shigehiro Umehara / シゲヒロ ウメハラ
第3著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第4著者 氏名(和/英/ヨミ) 古田 潤 / Jun Furuta / ジュン フルタ
第4著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第5著者 氏名(和/英/ヨミ) 小林 和淑 / Kazutoshi Kobayashi / カズトシ コバヤシ
第5著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
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講演者
発表日時 2016-11-28 14:15:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2016-49,IEICE-DC2016-43 
巻番号(vol) IEICE-116 
号番号(no) no.330(VLD), no.331(DC) 
ページ範囲 pp.31-36 
ページ数 IEICE-6 
発行日 IEICE-VLD-2016-11-21,IEICE-DC-2016-11-21 


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