講演抄録/キーワード |
講演名 |
2016-10-27 15:25
2ステップ逐次比較時間デジタイザの自己校正法とトリガ回路の検討 ○井田貴士・小澤祐喜・姜 日晨・小林春夫(群馬大)・塩田良治(ソシオネクスト) CAS2016-48 NLP2016-74 |
抄録 |
(和) |
本稿では、絶対(平均)遅延素子配列のばらつきに対する線形自己校正を備えた2ステップ逐次比較時間-デジタル変換器(SAR TDC)を提案する。 また、SAR ADCを使用してワンショット・タイミングで自己校正が行えるようなトリガ回路を提案する。 SAR TDCの前で使用されていない場合は、ワンショットタイミングではなく、繰り返しクロックのタイミングのみを測定できる。 それらの構成、原理および動作ならびにいくつかのシミュレーション結果について説明する。 |
(英) |
This paper presents a 2-step successive-approximation-register time-to-digital converter (SAR TDC) architecture with its linearity self-calibrations for absolute (average) delay array variations. It also employs a trigger circuit which enables to measure one-shot timing with the SAR ADC; If the trigger circuit is not used in front of our SAR TDC, it can only measure the repetitive clock timing but not the one-shot timing. Their configurations, principles and operations as well as some simulation results are described. |
キーワード |
(和) |
時間-デジタル変換器 / 逐次比較近似 / バーニアディレイライン / トリガー回路 / / / / |
(英) |
Time-to-Digital Converter / Successive Approximation / Vernier Delay Line / Trigger Circuit / / / / |
文献情報 |
信学技報, vol. 116, no. 271, CAS2016-48, pp. 55-60, 2016年10月. |
資料番号 |
CAS2016-48 |
発行日 |
2016-10-20 (CAS, NLP) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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CAS2016-48 NLP2016-74 |