講演抄録/キーワード |
講演名 |
2016-09-06 11:20
部分再構成によるCPU-FPGA混在クラスタの実現へむけた研究 ○坂本洋平・松田紘作・大久保慎也・長名保範(琉球大) RECONF2016-35 |
抄録 |
(和) |
本研究プロジェクトでは、マイクロプロセッサから成る並列システムにFPGAをアクセラレータとして多数接続したCPU-FPGA複合クラスタを構成するための要素技術を開発しており、既にCore i3 CPUにKintex-7 FPGAふたつを接続したプロトタイプシステムが構築済みである。現在はこのプロトタイプシステム上でCPUとFPGA間のインタフェイスや、FPGA上の回路をアプリケーションに応じて部分再構成するためのツールの開発を進めている。本研究報告では、FPGA上に部分再構成領域を設けてここにSTREAM・STREAM2のふたつのベンチマークの演算カーネルの回路を構成し、ソフトウェアからの制御でカーネルを切り替えながら利用した場合のバンド幅を測定した結果を報告する。ホストとFPGA間のデータ転送レートは、片方向で最大1.5GB/s, 双方向では最大2.4GB/sであった。 |
(英) |
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キーワード |
(和) |
並列システム / FPGA / 部分再構成 / 高性能コンピューティング / / / / |
(英) |
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文献情報 |
信学技報, vol. 116, no. 210, RECONF2016-35, pp. 51-56, 2016年9月. |
資料番号 |
RECONF2016-35 |
発行日 |
2016-08-29 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
査読に ついて |
本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります. |
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RECONF2016-35 |