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| 講演抄録／キーワード | ||
| 講演名 | 2016-09-06 09:10 ［招待講演］CPU-FPGA密結合アーキテクチャを用いたIoTアプリケーションの高速化手法 ○小林悠記・渡邊義和・柴田誠也・竹中 崇・細見岳生・中村祐一（NEC）  RECONF2016-32 |
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| 抄録 | （和） | 近年、CPUとFPGAが密結合したCPU-FPGA密結合アーキテクチャが注目を集めている。本稿では、CPU-FPGA密結合アーキテクチャを活用したアクセラレーション手法を紹介する。CPU-FPGA密結合アーキテクチャでは、CPUとFPGA間でメインメモリ空間を共有し高速にアクセスできるという特徴があるが、その通信性能を十分引き出すためにはハードウェア及びソフトウェア双方を注意深く設計する必要がある。そこで我々は、データのパッキングによる通信効率向上手法、及び、リングキューを活用した通信手法を開発した。評価実験では、本手法を高精度な分析処理を行うIoTアプリに適用し、同アプリのカーネル処理の高速化に有効なことを確認した。 |
| （英） | CPU-FPGA tightly coupled architecture is an emerging architecture where FPGA is tightly coupled with CPU. We introduce an acceleration method that exploits the CPU-FPGA tightly coupled architecture. The advantages of such CPU-FPGA tightly coupled architecture include a broadband interconnect for the main memory space shared by CPU and FPGA. However, it requires careful design of both hardware and software to fully exploit the potential communication performance of the architecture. We developed a data packing technique to improve the efficiency of communication, and communication scheme that utilizes ring queues. We applied the developed techniques to an IoT application that performs the high-accuracy analysis of real world and confirmed that they are effective for accelerating the kernel function of the application. | |
| キーワード | （和） | FPGA / CPU-FPGA密結合アーキテクチャ / IoT / リングキュー / / / / |
| （英） | FPGA / CPU-FPGA tightly coupled architecture / IoT / Ring-queue / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 210, RECONF2016-32, pp. 37-37, 2016年9月. | |
| 資料番号 | RECONF2016-32 | |
| 発行日 | 2016-08-29 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| 査読に ついて |
本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります． | |
| PDFダウンロード | RECONF2016-32 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2016-09-05 - 2016-09-06 |
| 開催地（和） | 富山大学 |
| 開催地（英） | Univ. of Toyama |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2016-09-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | CPU-FPGA密結合アーキテクチャを用いたIoTアプリケーションの高速化手法 |
| サブタイトル（和） | |
| タイトル（英） | Accelerating an IoT Application by using CPU-FPGA tightly coupled architecture |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | CPU-FPGA密結合アーキテクチャ / CPU-FPGA tightly coupled architecture |
| キーワード(3)（和/英） | IoT / IoT |
| キーワード(4)（和/英） | リングキュー / Ring-queue |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 小林 悠記 / Yuki Kobayashi / コバヤシ ユウキ |
| 第1著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第2著者 氏名（和/英/ヨミ） | 渡邊 義和 / Yoshikazu Watanabe / ワタナベ ヨシカズ |
| 第2著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第3著者 氏名（和/英/ヨミ） | 柴田 誠也 / Seiya Shibata / シバタ セイヤ |
| 第3著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第4著者 氏名（和/英/ヨミ） | 竹中 崇 / Takashi Takenaka / タケナカ タカシ |
| 第4著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第5著者 氏名（和/英/ヨミ） | 細見 岳生 / Takeo Hosomi / ホソミ タケオ |
| 第5著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第6著者 氏名（和/英/ヨミ） | 中村 祐一 / Yuichi Nakamura / ナカムラ ユウイチ |
| 第6著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-09-06 09:10:00 |
| 発表時間 | 50分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2016-32 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.210 |
| ページ範囲 | p.37 |
| ページ数 | 1 |
| 発行日 | 2016-08-29 (RECONF) |
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